课程设计报告---数字秒表设计

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1、课程设计报告设计题目：数字秒表设计11目录一、设计任务与要求.....................................................................................................2二、设计总体方案…………………………………………………………………….21．基本工作框图………………………………………………………………...22．设计原理……………………………………………………………………...3三、单元电路的设计…………………………………………………

2、……………….31.时钟脉冲信号发生器及所需芯片…………………………………………....32.时钟分频计数电路…………………………………………………………....53.显示译码电路…………………………………………………………………8四、设计总结与体会…………………………………………………………………10参考文献………………………………………………………………………………11附录……………………………………………………………………………………1211一、设计任务与要求1．6位数码管显示，其中两位显示min，四位显示sec。显示分辨率

3、为0.01s；表的最大计时值为59min59.99sec；设置秒表的复位/启动键，按一下该键启动计时，再按即清0。依此循环。设置秒表的暂行/继续键。启动后按一下暂行，再按继续。依此循环。2．时钟脉冲是整个系统的时基信号，有一定的精度要求，该系统用555定时器实现。在该电路中考虑秒后有两位均为十进制计数，故需要脉冲频率为100Hz。3．熟悉和掌握常用数字电路元器件的应用。4．学习和练习在面加深理解数字电路的基本理论知识，掌握数字电路系统设计的基本方法。二、设计总体方案1.基本框图如下：图2.1基本框图112.设计原理：本数字秒表电路

4、主要包括以下三部分(如上图所示)：2.2.1控制电路及时钟：本部分主要包括，555定时器电路产生100Hz矩形波振荡脉冲，两个控制按钮S1,S2分别控制秒表的复位/启动和暂停/继续。2.2.2时钟分频计数电路：时钟分频电路的主要芯片为74LS160，主要电路为由74LS160与74LS04组成的十分频的分频电路以及由74LS160和74LS00组成的六分频的时钟分频电路。2.2.3显示译码电路：该部分主要由显示译码电路7448和显示数码管组成。三、单元电路设计1.时钟脉冲信号发生器及所需芯片3.1.1用555定时器构成方波发生器（

5、1）555定时器引脚排列及功能表图3.1555定时器引脚排列1脚：外接电源负端VSS或接地，一般情况下接地。8脚：外接电源VCC，双极型时基电路VCC的范围是4.5~16V，CMOS型时基电路VCC的范围为3~18V。一般用5V。3脚：输出端Vo2脚：低触发端116脚：TH高触发端4脚：是直接清零端。当端接低电平，则时基电路不工作，此时不论、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。5脚：VC为控制电压端。若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引

6、入干扰。7脚：放电端。该端与放电管集电极相连，用做定时器时电容的放电。在1脚接地，5脚未外接电压，两个比较器A1、A2基准电压分别为的情况下，555时基电路的功能表如下表所示：表3.1555时基电路的功能表（2）用555定时器构成方波发生器电路如下图所示。其中T1=(R1+R2)Cln2为充电时间T2=R1Cln2为放电时间T=T1+T2=(R2+2R1)Cln2为脉冲周期F=1/T为振荡频率11图3.2555定时器构成方波发生器电路调节R1使得多谐振荡器的输出为100Hz时钟脉冲，并接集成芯片74LS00(SA)的2号管脚,而S

7、A的1号管脚则接暂停/继续按钮,暂停/继续按钮通过高低电平的转换以及74LS00的与逻辑运算实现对时钟脉冲CP的封锁与开通控制,而其他电路不受其影响。74LS00的3号管脚输出接至U1（最低位十进制计数器74LS160）的时钟输入端作为时钟分频计数的基本时钟。2.时钟分频计数电路时钟脉冲分频计数部分：首先由十进制模块通过串行计数组成100分频电路，因为74LS160是同步十进制计数器，在Q3~Q0输出端为1001（即9）时，其进位端TC同时由0变为1，设计过程中采用的是置数清零法，而集成芯片74LS160为同步置数，此处如果TC直

8、接接入下一级的时钟输入端，则会发生本位数字为9，而它的高位数字已经进位的现象。要消除这种现象则可以在TC端与下一级的时钟端之间接入一个非门，使得TC输出反相，在本位输出进位脉冲时，其高位时钟接收到的为时钟的无效边沿（下降沿），而在本位自然清零时，高