eda数字秒表课程设计报告

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1、数字秒表课程设计数字秒表设计专业：自动化班级学号：509姓名：2011年6月14日13数字秒表课程设计目录数字秒表设计实验任务书2一、设计实验目的：2二、设计实验说明及要求：2三、数字秒表组成及功能：2四、系统硬件要求：2五、设计内容及步骤：3六、硬件实现3实验报告3一、数字秒表顶层设计3二、数字秒表内部设计41、分频器42、十进制计数器53、六进制计数器64、二十四进制计数器85、数据选择和数码管选择模块96、数码管驱动模块：10三、数字秒表仿真波形11四、硬件验证12五、实验总结1213数字秒表课程设计数字秒表设计实验任务书一、设计实验目的：在MAX+plus

2、II软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。二、设计实验说明及要求：1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示

3、译码电路在八个数码管显示。3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。4、时、分、秒、百分之一秒显示准确。三、数字秒表组成及功能：1、分频率器：用来产生100HZ计时脉冲；2、二十四进制计数器：对时进行计数；3、六进制计数器：分别对秒十位和分十位进行计数；4、十进制计数器：分别对秒个位和分个位进行计数；5、扫描显示译码器：完成对7字段数码管显示的控制；四、系统硬件要求：1、时钟信号为10MHz；2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；3、8个

4、7段扫描共阴级数码显示管；4、按键开关（清零、启动、保持）；五、设计内容及步骤：1、根据电路持点，用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念；13数字秒表课程设计2、软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合；3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更深一步了解。熟悉了CPLD/FPGA设计的调试过程中手段的多样化；4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线；5、所有模块尽量采用VHDL语言设计。六、硬件实现将时序仿真正确的

5、文件下载到实验箱中的EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3中，通过合适的管脚分配，将相应的管脚连接起来，验证设计是否完成设计要求；实验报告一、数字秒表顶层设计外部输入：启动/停止信号（start）；10MHZ的时钟信号（clk）；清零信号（clr）；外部输出：位选控制信号（sel0、sel1、sel2）；7段数码管显示信号（led0、led1、led2、led3、led4、led5、led6、led7）；13数字秒表课程设计数字秒表顶层原理图二、数字秒表内部设计1、分频器功能：将10MHz的时钟信号转换成100Hz的

6、计时脉冲，使秒表正常工作。图标：VHDL语言：libraryieee;useieee.std_logic_1164.all;13数字秒表课程设计entitydivisport(clr,clk:inbit;q:bufferbit);enddiv;architectureaofdivissignalcounter:integerrange0to49999;beginprocess(clr,clk)beginif(clk='1'andclk'event)thenifclr='1'thencounter<=0;elsifcounter=49999thencounter<=

7、0;q<=notq;elsecounter<=counter+1;endif;endif;endprocess;enda;波形仿真：2、十进制计数器功能：通过在计时脉冲的作用下进行逢十进一，从而完成对秒个位和分个位进行计数的功能。图标：13数字秒表课程设计VHDL语言：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount10isport(clr,start,clk:inbit;cout:outbit;daout:outstd_logic_vector(3d

8、ownto