eda课程设计--数字秒表设计

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1、学校课程设计报告（理工类）课程名称：EDA技术专业班级：电子信息工程101学生学号：学生姓名：所属院部：指导教师：2011——2012学年第2学期设计项目名称：数字秒表设计实验地点：同组学生姓名：设计成绩：批改教师：批改时间：一、设计目的和要求1.课程设计目的2.课程设计的基本要求3.课程设计类型二、仪器和设备三、设计过程1.设计内容和要求2.设计方法和开发步骤3.设计思路4.设计难点四、设计结果与分析1.思路问题以及测试结果失败分析2.程序简要说明一、设计目的和要求1.课程设计目的1）根据设计要求，完成对数字秒表的设计。2）进一步加强对

2、MaxplusⅡ软件的应用和对VHDL语言的使用。2.课程设计的基本要求1)提供的时钟信号频率为100Hz，实现计数从0.01s到0.1s,再到1s，10s,1min,10min,1h。3.课程设计类型1)综合应用设计二、仪器和设备1.计算机，1台三、设计过程1.设计内容和要求1）用MaxplusⅡ软件编程实现六进制计数器、十进制计数器、分频器（3MHz——100MHz）模块。2）编译各个模块，连接各模块，最终实现一小时的秒表计数功能。2.设计方法和开发步骤1）编程实现十进制计数器十进制计数器源代码：libraryieee;useieee

3、.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk:instd_logic;clr:instd_logic;ena:instd_logic;cq:outintegerrange0to15;carry_out:outstd_logic);endentitycnt10;architectureartofcnt10issignalcqi:integerrange0to15;beginprocess

4、(clk,clr,ena)isbeginifclr='1'thencqi<=0;elsifclk'eventandclk='1'thenifena='1'thenifcqi<9thencqi<=cqi+1;elsecqi<=0;endif;endif;endif;endprocess;process(cqi)isbeginifcqi=9thencarry_out<='1';elsecarry_out<='0';endif;endprocess;cq<=cqi;endarchitectureart;2）编程实现六进制计数器六进制计数器源代码

5、：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycnt6isport(clk:instd_logic;clr:instd_logic;ena:instd_logic;cq:outstd_logic_vector(3downto0);carry_out:outstd_logic);endentitycnt6;architectureartofcnt6issignalcqi:std_

6、logic_vector(3downto0);beginprocess(clk,clr,ena)isbeginifclr='1'thencqi<="0000";elsifclk'eventandclk='1'thenifena='1'thenifcqi="0101"thencqi<="0000";elsecqi<=cqi+'1';endif;endif;endif;endprocess;process(cqi)isbeginifcqi="0000"thencarry_out<='1';elsecarry_out<='0';endif;en

7、dprocess;cq<=cqi;endarchitectureart;3）编程实现分频器模块分频器源代码（3MHz—100Hz）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityclkgenisport(clk:instd_logic;newclk:outstd_logic);endentityclkgen;architectureartofclkgenissignalcnter:

8、integerrange0to10#29999#;beginprocess(clk)isbeginifclk'eventandclk='1'thenifcnter=29999thencnter