eda课程设计报告-数字秒表

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1、石家庄经济学院信息工程学院电子信息工程专业EDA技术课程设计报告题目：数字秒表姓名学号班级指导教师2011年1月12日课程设计任务书班级姓名学号课程设计题目数字秒表课程设计起止日期2010-12-27至2011-1-14实习地点实验楼308课程设计内容与要求：设计一个以0.01s为基准计时信号的实用数字式秒表。要求：1、及格：计时显示范围0～59min59.59s；2、中：具有清零、启动计时、暂停计时及继续计时功能，操作按键（开关）不超过两个；3、良：有倒计时功能；4、优：具有记录最近10次计时操作结果的功能。指导教师2010年12月27日一、设计原理与技术

2、方法：包括：电路工作原理分析与原理图、元器件选择与参数计算、电路调试方法与结果说明；软件设计说明书与流程图、软件源程序代码、软件调试方法与运行结果说明。（一）设计流程1、设计实验目的：在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。2、设计原理总体框图：本系统设计采用自顶向下的设计方案，系统的整体组装设计原理框图如图（1）所示，它主要由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块分别完成计时过程的控制功能、计时功能与显示功能。数字秒表计时控制电路计

3、时电路显示电路控制状态机时基分频电路计数器扫描电路七段译码器六十进制计数器六十进制计数器六十进制计数器图1数字秒表系统原理框图3、数字秒表组成及功能：1）计时控制模块的作用是针对计时过程进行控制。计时控制模块可用俩个按钮来完成秒表的启动、停止和复位。2）时基分频模块的作用把输入时钟信号变为分频输出信号，输出频率为100Hz的时钟脉冲。3）计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数。他是由三个十进制计数器和三个六进制计数器构成，其中毫秒位、秒位和分位采用十进制计数器，分秒位和十秒位十分位采用六进制计数器。4）计时显示电路的作用是将计时值在L

4、ED数码管上显示出来。计时电路产生的值经过BCD七段译码后，驱动LED数码管。计时显示电路的实现方案采用扫描显示。4、系统硬件要求：1、时钟信号为2.5MHz；2、FPGA芯片型号EPM7128LC84—4，6个7段扫描共阴级数码显示管；3、按键开关（复位、启动）；5、设计内容及步骤：1）根据电路特点，用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念；2)软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合；3）适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有

5、更深一步了解。4）按适配划分后的管脚定位，同相关功能块硬件电路接口连线；5)所有模块采用VHDL语言设计。6、硬件实现将时序仿真正确的文件下载到实验箱中的EPM7128LC84—4中，通过合适的管脚分配，将相应的管脚连接起来，验证设计是否完成设计要求；（二）数字秒表的总体设计图（图2）图2数字秒表的总体设计图（三）数字秒表各个模块的VHDL语言设计1、时基分频模块将实验箱提供的2.5MHz的时钟脉冲分频后变成100Hz的脉冲，该模块的VHDL设计代码如下：libraryieee;useieee.std_logic_1164.all;entitycb10isp

6、ort(clk:instd_logic;co:outstd_logic);endcb10;architectureartofcb10issignalcounter:integerrange0to24999;beginprocess(clk)beginif(clk='1'andclk'event)thenifcounter=12499thencounter<=0;elsecounter<=counter+1;endif;endif;endprocess;process(counter)beginifcounter=24999thenco<='1';elseco

7、<='0';endif;endprocess;endart;2、计数模块十进制计数模块的VHDL设计如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityTENisport(clk,clr,en:instd_logic;Y:outstd_logic_vector(3downto0);co:outstd_logic);endentityTEN;architectureartofTENissignalcount10:std_logic_vector(3down

8、to0);beginY<=count10;proce