同步加法器课程设计

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1、成绩评定表学生姓名班级学号专业通信工程课程设计题目四位二进制计数器评语组长签字：成绩日期20年月日课程设计任务书学院信息科学与技术专业通信工程学生姓名吕光明班级学号1103060221课程设计题目四位二进制同步加法计数器（缺1100110111101111）实践教学要求与任务:1.了解数字系统设计方法。2.熟悉ISE仿真环境及VHDL下载。3.熟悉Multisim仿真环境。4.设计实现四位二进制同步加法计数器（缺1100110111101111）。工作计划与进度安排:第一周熟悉Multisim环境及QuartusⅡ环

2、境，练习数字系统设计方法，包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点。第二周在QuartusⅡ环境中用VHDL语言实现四位二进制同步加法计数器（缺1100110111101111），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制同步加法计数器（1100110111101111），并通过虚拟仪器验证其正确性。指导教师：刘洋，喻红婕201年月日专业负责人：201年月日学院教学副院长：201年月日摘要本文利用Quartu

3、sII与Multisim两种软件，在QuartusⅡ环境中用VHDL语言实现四位二进制同步加法计数器（缺1100110111101111）在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现同样效果，并通过虚拟仪器验证其正确性。关键词：VHDL；四位二进制；同步加法计数器目录一、课程设计目的1二、设计框图1三、实现过程21、Quartusii实现过程21.1建立工程21.2VHDL源程序71.3编译及仿真101.4引脚锁定及下载151.5仿真结果分析162、multis

4、im实现过程162.1求驱动方程162.2画逻辑电路图202.3逻辑分析仪的仿真202.4结果分析21四、总结21五、参考书目23一、课程设计目的1：了解同步加法计数器工作原理和逻辑功能。2：掌握计数器电路的分析、设计方法及应用。3：学会正确使用JK触发器。二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了110011

5、0111101111四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下：四位二进制同步加法计数器CP输入加法计数脉冲C输出进位信号A：结构示意框图B:状态转换图三、实现过程1.1建立工程图1.1QUARTUS软件的启动界面（1）点击File–>NewProjectWizard创建一个新工程，系统显示如图1.1：图1.2工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图1.3所示；（3）点击Next，若目录不存在，系统可能提示创建新目录，如图1.4所示，

6、点击“是”按钮创建新目录，系统显示如图1.5所示；（4）系统提示是否需要加入文件，在此不添加任何文件；（5）点击Next，进入设备选择对话框，如图1.6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；（6）点击Next，系统显示如图1.7，提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图1.8，在窗口左侧显示出设备型号和该工程的基本信息等。图1.3输入工程名称

7、、存储目录图1.5提示是否添加文件图1.6芯片型号选择图1.7提示是否利用其他EDA设计工具图1.8工程阐述汇总至此工程创建好完成。1.2VHDL源程序为实现四位二进制同步加法计数器（缺1100110111101111）的功能，可用VHDL编写一个程序实现，具体操作过程如下：（1）点击File->New创建一个设计文件，系统显示如图1.9；图1.9创建一个设计文件（1）选择设计文件的类型为VHDLFile；（2）点击OK，系统显示如图1.10，窗口右侧为VHDL的编辑窗口。图1.10新建的一个VHDL源文件的编辑窗口

8、（1）在编辑窗口中编辑以下程序：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycount16isport(CP,r:instd_logic;q:outstd_logic_vector(3downto0));endcount16;archit