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1、成绩评定表学生姓名班级学号专业课程设计题目四位二进制同步加法器(缺0000,0001,0100,0101)语组长签字:成绩日期20年月口课程设计任务书学院专业学生姓名班级学号课程设计题目四位二进制同步加法计数器(缺0000,0001,0100,0101)实践教学要求与任务：1.了解数字系统设计方法。2.熟悉ISE仿真坏境及VIIDL下载。3.熟悉Multisim仿真环境。4.设计实现四位二进制同步加法计数器(缺0000,0001,0100,0101)工作计划与进度安排：第一周：熟悉Multisim及Xilinx及
2、XilinxISE环境，练习数字系统设计方法第二周：(1)在ISE环境中仿真实现四位二进制同步加法计数器(缺0000,0001,0100,0101)o(2)在Multisim环境中仿真实现四位二进制同步加法计数器(缺0000,0001,0100,0101),并通过虚拟仪器验证其止确性。指导教师：201年月日专业负责人：201年月曰学院教学副院长：201年月曰目录一、课程设计目的1二、设计框图1三、实现过程11、XilinxISE10.1实现过程(VHDL)11、1、建立工程21、2、调试程序41、3、波形仿真51
3、、4、引脚锁定与下载71、5^仿真结果分析102、MultisimlO实现过程(电路设计)102、1、设计原理102、2、基于Multisim的设计电路132、3、虚拟观察的波形142、4、仿真结果分析14四、设计总结15五、参考文献15一•课程设计的目的1.了解数字系统设计原理及方法。2.熟悉XillinxISE仿真环境及VHDL下载。3.熟悉Mutisim仿真环境。4.设计实现(四位二进制加法计数器(缺0000,0001,0100,0101))o二、设计框图输入计数器脉冲CP-四位二进制c送给高位的进位信息,
4、加法计数器由题目可知，无效状态为0000'000K0100s0101根据二进制递增计数的规律，可看出状态图如图1所示。0010►0011►0110►0111►1000►1001A—111111101101110010111010—图1状态图三、实现过程1、XilinxISE10.1实现过程(VHDL)代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entitycount16isPORT(cp,r:INSTD_LOGIC
5、;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));endcount16;ARCHITECTUREBehavioralOFcount16ISSIGNALcount:STD_L0GIC_VECT0R(3DOWNTO0);BEGINPROCESS(cp,r)BEGINifr='O*thencount<="llH";elsiFcp'EVENTANDcp=TTHEN讦count二Till”THENcount<=n0010H;ELSEcount<=count+1;ifcount="0011nTHENcoun
6、t<="0110";ELSEcount<=count+1;ENDIF;endif;ENDPROCESS;q<=count;endBehavioral;1、1、建立工程File〉NewProject；ProjectName：hll(例：hll);ProjectLocation：匸程保存的位置(例：F：0603060xhll)；next>>next直至finishoProjectNavigatorwillcreateanewprojectwiththefollowingspeci£ications:Project.
7、:Project.Name:hl1Project.Path:E:1003O60403hl1hllTopLeve1SourceType:HDLDevice:DeviceFamily:Device:Package:Speed:XC95OOCPLDsXC951O8PC84-15SynthesisSimulat-or:PreferredToo1:ISELanguage:VHDLXST(VHDL/Verilog)Simulat-or(VHDL/Ver1log)EnheinceciDes±gnSummeiry:enedo
8、ledMessacreFilterina:disabled1、2、调试程序右击xc95108-15pc84,选NewSource,再选VHDLModule后，填加文件名(例：Filename：hll)〉next(PortName中随便填A)〉finisho、—.nrr$二GMar请7U4-:低•曇左與：初一・・r.ISI刍KMAUSI知-丫M二・cu卸:0
9、EW帯1・El
