译码器的vhdl设计

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1、实验名称：译码器的VHDL设计二、用WHEN_ELSE语句编写具有使能端的3-8译码器1.实体框图2.程序设计①编译前的程序EntityDec38Aisport(s1,s2,s3:inbit;A2,A1,A0:inbit;Y:outbit_vector(7downto0));EndDec38A;ArchitecturetwoofDec38AisBeginY<=""whens1s2s3="100"andA2A1A0="000"else""whens1s2s3="100"andA2A1A0="001"else

2、""whens1s2s3="100"andA2A1A0="010"else""whens1s2s3="100"andA2A1A0="011"else""whens1s2s3="100"andA2A1A0="100"else""whens1s2s3="100"andA2A1A0="101"else""whens1s2s3="100"andA2A1A0="110"else""whens1s2s3="100"andA2A1A0="111"else"";Endarchitecturetwo;②程序编译错误情况错误

3、1：Error(10482):VHDLerroratDec38A.vhd(15):object"s1s2s3"isusedbutnotdeclared错误2：Error(10482):VHDLerroratDec38A.vhd(15):object"A2A1A0"isusedbutnotdeclared③正确的程序EntityDec38Aisport(s1,s2,s3:inbit;A2,A1,A0:inbit;Y:outbit_vector(7downto0));EndDec38A;Architectur

4、etwoofDec38Aissignals:bit_vector(1to3);signalA:bit_vector(2downto0);Begins<=s1&s2&s3;A<=A2&A1&A0;Y<=""whens="100"andA="000"else""whens="100"andA="001"else""whens="100"andA="010"else""whens="100"andA="011"else""whens="100"andA="100"else""whens="100"andA="1

5、01"else""whens="100"andA="110"else""whens="100"andA="111"else"";Endarchitecturetwo;3.仿真波形图4.仿真波形分析S1、S2、S3是使能端，A0、A1、A2是选通端，Y7~Y0是输出端当S1、S2、S3为100时，译码器工作A="000"时，Y=""A="001"时，Y=""A="010"时，Y=""A="011"时，Y=""A="100"时，Y=""A="101"时，Y=""A="110"时，Y=""A="111"时，Y=

6、""；使能端无效时为"";二、用WHEN_ELSE语句实现驱动共阳极数码管七段显示译码器1.实体框图2.程序设计①编译前的程序Libraryieee;Useieee.std_logic_1164.all;EntityDDisport(A:instd_logic_vector(3downto0);DOUT:outstd_logic_vector(6downto0));EndDD;ArchitecturethreeofDDisBeginDOUT<=""whenA="0000"else""whenA="0001

7、"else""whenA="0010"else""whenA="0011"else""whenA="0100"else""whenA="0101"else""whenA="0110"else""whenA="0111"else""whenA="1000"else""whenA="1001"else"";Endarchitecturethree;②程序编译错误情况错误：无3.仿真波形图4.仿真波形分析A为输入端，DOUT为输出端A="0000"时，DOUT=""，显示0A="0001"时，DOUT=""，显

8、示1A="0010"时，DOUT=""，显示2A="0011"时，DOUT=""，显示3A="0100"时，DOUT=""，显示4A="0101"时，DOUT=""，显示5A="0110"时，DOUT=""，显示6A="0111"时，DOUT=""，显示7A="1000"时，DOUT=""，显示8A="1001"时，DOUT=""，显示9否则不满足要求时，输出""，不显示;