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时间:2018-03-28
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1、课程设计报告设计名称EDA(VHDL)课程设计专业班级电子0841姓名学号成绩评定考核内容平时表现设计报告设计成果和答辩综合评定成绩成绩电气与信息工程学院二0一一年一月课程设计要求和成绩考核办法(要求和成绩考核办法在封皮背面打印)1.不允许在教室或实验室内吸烟、吃零食,不准带无关人员到教室或实验室活动,否则扣平时表现分。2.凡病事假超过3天(每天7小时),或迟到早退三次以上,或旷课两次(1天)以上,不得参加本次考核,按不及格处理,本次课程设计不能通过。3.病事假必须有请假条,需经班主任或有关领导批准,否则按旷课处理。4.课程设计的考核由指导教师根据设计表现(出勤、遵守纪律情况
2、等)、设计报告、设计成果、答辩等几个方面,给出各项成绩或权重,综合后给出课程设计总成绩。该设计考核须经教研室主任审核,主管院长审批备案。5.成绩评定采用五级分制,即优、良、中、及格和不及格。6.课程设计结束一周内,指导教师提交成绩和设计总结。7.设计过程考核和成绩在教师手册中要有记载。实习报告要求实习报告内容、格式各专业根据实习(设计)类别(技能实习、认识实习、生产实习、毕业实习等)统一规范,经教研室主任审核、主管院长审批备案。注意:1.课程设计任务书和指导书在课程设计前发给学生,设计任务书放置在设计报告封面后和正文目录前。2.为了节省纸张,保护环境,便于保管设计报告,统一采
3、用A4纸,课程设计报告建议双面打印(正文采用宋体五号字)或手写,左侧装订,订两个钉。课程设计任务书设计名称EDA(VHDL)课程设计专业班级电子0841、2指导教师起止日期2011.1.4–2011.1.14设计地点一教EDA室(408)电气与信息工程学院课程设计任务书设计内容在二周时间内,每个学生应完成四个题目中的二个。1.基于FPGA的半整数分频器设计(必选)任务要求:设有一个5MHz(或7、9、11、13、15、17、19、21、23、25MHz)的时钟源,但电路中需要产生一个2MHz的时钟信号,由于分频比为2.5(或3.5、4.5、5.5、6.5、7.5、8.5、9.
4、5、10.5、11.5、12.5),因此采用小数分频。其电路组成如下:分频系数为N-0.5的分频器,其电路可由一个异或门、一个模N计数器和二分频器组成。下图给出了通用半整数分频器电路组成。为了防止雷同,建议每班1-4号设计2.5分频,5-8号设计3.5分频,9-12号设计4.5分频,13-16号设计5.5分频,17-20号设计6.5分频,21-24号设计7.5分频,25-28设计8.5分频,29-32设计9.5分频,33-36设计10.5分频,37-40号设计11.5分频,41-44号设计12.5分频计数器。2.99分钟定时器的VHDL设计(每班1-30号的单号选择)任务要求
5、:具有整体清零(reset)功能,定时99分钟。以秒速度递增至99分钟停止,启动报警(cout)5秒钟。具有置位(cn)控制,即cn高电平时,clk脉冲上升沿到来,计数加一;cn低电平时,置位结束,进入倒计时阶段,以秒速度使输出计数减一至零结束,并同时报警(cout)5秒钟。时钟信号提供秒信号(1HZ);四位数码管静态显示,高位high(3downto0)显示分,低位low(3downto0)显示秒。3.四组数字智力抢答器的VHDL设计(每班1-30号的双号选择)系统设计要求是:(1)设计制作一个可容纳四组参赛者的数字智力抢答器,每组设置一个抢答按钮供抢答者使用。(2)电路具
6、有第一抢答信号的鉴别和锁存功能。(3)设置计分电路(根据实验箱条件,可以只完成二路计分电路设计)。(4)设置犯规电路(选作)。4.十字路口交通灯控制器的VHDL设计(每班31号以后选择)系统设计要求:设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器,具体要求如下:(1)主、支干道各设有一个绿、黄、红指示灯,两个显示数码管。(2)主干道处于常允许通行状态,而支干道有车来才允许通行。(3)当主、支道均有车时,两者交替允许通行,主干道每次放行45s,支干道每次放行25s,在每次由亮绿灯变成亮红灯的转换过程中,要亮5s的黄灯作为过渡,并进行减计时显示。设计的基
7、本要求1.系统功能概述(建议采用:本系统是…,具有以下功能:)阐述“小数分频”、“定时器”的设计思想、各部分实现方法,分析电路工作原理,在分析时注意语言的流畅。2.系统结构描述要求:系统(或顶层文件)结构描述,各个模块(或子程序)的功能描述;1)用原理图实现的,报告需包含以下内容:a.系统原理图;b.主要模块或符号说明;2)用VHDL语言实现的,报告需包含以下内容:a.原代码(即基于CPLD或FPGA器件的各功能模块的VHDL程序或逻辑原理图);b.信号(SIGNAL)/变量(VARIABLE)的含义;
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