数字电路设计课件-第9讲-互连.ppt

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1、数字集成电路第九讲互连问题互连参数的影响•降低可靠性•影响性能增加延时增加功耗参数的分类•电容•电阻•电感9.2INTERCONNECTDealingwithCapacitance9.2.1电容串扰效应电容串扰效应动态节点3x1mmoverlap:0.19VdisturbanceCYCXYVDDPDNCLKCLKIn1In2In3YX2.5V0V电容串扰效应被驱动节点tXY=RY(CXY+CY)Keeptime-constantsmallerthanrisetimeV(Volt)00.50.45

2、0.40.350.30.250.20.150.10.05010.80.6t(nsec)0.40.2XYVXRYCXYCYtr↑克服电容串扰的方法避免浮空节点对串扰敏感的节点，如预充电总线等，应当增加保持器件以降低阻抗敏感节点应当很好地与全摆幅信号隔离在满足时序约束的范围内尽可能加大上升（下降）时间这会对短路功耗有影响在敏感的低摆幅布线网络中采用差分信号传输方法，使串扰信号变为不会影响电路工作的共模干扰信号同一层上的两条导线平行走线的距离不要太长，减小线间电容两个信号之间增加屏蔽线，能有效地使线间电容

3、变为一个接地电容，从而消除干扰不同层上信号之间的线间电容可以通过增加额外的布线层来进一步减小屏蔽GNDGND屏蔽线衬底(GND)屏蔽层VDD9.2.2串扰与性能Cc-当相邻的信号线向相反的方向翻转时，延时增加延时依赖于相邻信号线的活动Miller效应-Bothterminalsofcapacitorareswitchedinoppositedirections(0Vdd,Vdd0)-Effectivevoltageisdoubledandadditionalchargeisneeded(fr

4、omQ=CV)串扰对延时的影响risratiobetweencapacitancetoGNDandtoneighbor在最坏情况下，g＝5，表明仅仅由于线上翻转方向的影响，导线延时和最好情形之间就可以有500％的差别！tp,k=gCw(0.38Rw+0.69RD)Cw=cwL;Rw=rwLCc解决方法（I）估计和改进：经过细致的参数提取和模拟可以确定延时的瓶颈，然后对电路进行适当的修改最常使用的方法。缺点：在整个设计生产过程中需要多次的反复，费时能动性的版图生成：在导线的布线程序中考虑相邻导线的影响

5、，以保证满足性能方面的要求很有吸引力但是所要求的EDA工具非常复杂解决方法（2）可预测的结构：使用预先定义的、已知的或保守的布线结构，保证电路既能满足设计者提出的技术要求，又能使串扰不会引起失效密集型布线结构避免最坏情形的产生编解码技术结构化可预测的连线结构Example:DenseWireFabric([SunilKathri])Trade-off:线间串扰电容小了40倍，代价：2%的延时开销，5％的面积和总电容开销Also:FPGAs,VPGAs数据编码消除最恶劣情形EncoderDecoder

6、BusInOut电容负载和电路性能复杂的设计中单个门常常需要驱动很大的扇出，因而具有很大的电容负载总线、时钟网络、全局控制信号（set/reset)存储器中的读写信号最坏情形发生在芯片内外接口，此时负载有封装导线、印刷电路板导线、连接的器件的输入电容组成片外负载可以大至50pF，是标准片上负载的数千倍驱动大电容负载VinVoutCLVDDTransistorSizingCascadedBuffers使用级联缓冲器CL=20pFInOut12N0.25mmprocessCin=2.5fFtp0=30p

7、sF=CL/Cin=8000fopt=3.6N=7tp=0.97ns(SeeChapter5)输出缓冲器设计TransistorSizesforoptimally-sizedcascadedbuffertp=0.97ns0.25mmprocess,CL=20pF需要一些栅极宽度大约为1.5mm的超大晶体管！！！无法接受，因为一个复杂芯片需要很多这样的驱动器！！！解决方法在大多数情况下并不需要达到最优的缓冲器延时。片外通信常常能以片上时钟速度的几分之一进行。放宽延时要求仍然可以使片外时钟速度超过100

8、MHz，但却大大降低了对缓冲的要求。DelayasaFunctionofFandN101357NumberofbufferstagesN91110,0001000100tp/tp0F=100F=1000F=10,000tp/tp0输出驱动设计TradeoffPerformanceforAreaandEnergyGiventpmaxfindNandfAreaEnergy选择较大的f有助于减小面积输出驱动器设计－再次考虑TransistorSizesofredesigne