ADC0809芯片资料+VHDL程序(附有注释).doc

《ADC0809芯片资料+VHDL程序(附有注释).doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、ADC0809是带有8位A/D转换器、8路多路开关以及微处理机兼容的控制逻辑的CMOS组件。它是逐次逼近式A/D转换器，可以和单片机直接接口。（1）ADC0809的内部逻辑结构   由下图可知，ADC0809由一个8路模拟开关、一个地址锁存与译码器、一个A/D转换器和一个三态输出锁存器组成。多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用A/D转换器进行转换。三态输出锁器用于锁存A/D转换完的数字量，当OE端为高电平时，才可以从三态输出锁存器取走转换完的数据。（2）．ADC0809引脚结构ADC0809各脚功能如下：D7-D0：8位数字量输出引脚。IN0-IN7：8位

2、模拟量输入引脚。VCC：+5V工作电压。GND：地。REF（+）：参考电压正端。REF（-）：参考电压负端。START：A/D转换启动信号输入端。ALE：地址锁存允许信号输入端。（以上两种信号用于启动A/D转换）.EOC：转换结束信号输出引脚，开始转换时为低电平，当转换结束时为高电平。OE：输出允许控制端，用以打开三态数据输出锁存器。5CLK：时钟信号输入端（一般为500KHz）。A、B、C：地址输入线。   ADC0809对输入模拟量要求：信号单极性，电压范围是0－5V，若信号太小，必须进行放大；输入的模拟量在转换过程中应该保持不变，如若模拟量变化太快，则需在输入前增加采样

3、保持电路。地址输入和控制线：4条   ALE为地址锁存允许输入线，高电平有效。当ALE线为高电平时，地址锁存与译码器将A，B，C三条地址线的地址信号进行锁存，经译码后被选中的通道的模拟量进入转换器进行转换。A，B和C为地址输入线，用于选通IN0－IN7上的一路模拟量输入。通道选择表如下表所示。CBA选择的通道000IN0001IN1010IN2011IN3100IN4101IN5110IN6111IN7数字量输出及控制线：11条5   ST为转换启动信号。当ST上跳沿时，所有内部寄存器清零；下跳沿时，开始进行A/D转换；在转换期间，ST应保持低电平。EOC为转换结束信号。当E

4、OC为高电平时，表明转换结束；否则，表明正在进行A/D转换。OE为输出允许信号，用于控制三条输出锁存器向单片机输出转换得到的数据。OE＝1，输出转换得到的数据；OE＝0，输出数据线呈高阻状态。D7－D0为数字量输出线。CLK为时钟输入信号线。因ADC0809的内部没有时钟电路，所需时钟信号必须由外界提供，通常使用频率为500KHZ，VREF（＋），VREF（－）为参考电压输入。2．ADC0809应用说明（1）．ADC0809内部带有输出锁存器，可以与AT89S51单片机直接相连。（2）．初始化时，使ST和OE信号全为低电平。（3）．送要转换的哪一通道的地址到A，B，C端口上。

5、（4）．在ST端给出一个至少有100ns宽的正脉冲信号。（5）．是否转换完毕，我们根据EOC信号来判断。（6）．当EOC变为高电平时，这时给OE为高电平，转换的数据就输出给单片机了。4．ADC0809应用电路原理图5.ADC0809VHDL控制程序由状态机引导整个过程，期间伴随对输出信号的检测过程为：先锁存模拟输入信号通道地址，然后开始转换5，其间不断检测转换结束信号是否有效，转换结束后使能输出允许控制端，最后输出数据--文件名：ADC0809.vhd--功能：基于VHDL语言，实现对ADC0809简单控制--说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的

6、时钟信号，这里由FPGA的系--统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。--最后修改日期：2004.3.20libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityADC0809isport(d:instd_logic_vector(7downto0);--ADC0809输出的采样数据clk,eoc:instd_logic;--clk为系统时钟，eoc为ADC0809转换结束

7、信号clk1,start,ale,oe:outstd_logic;--ADC0809控制信号abc_in:instd_logic_vector(2downto0);--模拟选通信号abc_out:outstd_logic_vector(2downto0);--ADC0809模拟信号选通信号q:outstd_logic_vector(7downto0));--送至8个并排数码管信号endADC0809;architecturebehavofADC0809istypestatesis(st0,st1,st2