cpld课程实验讲义.doc

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1、第一部分一、教学目的与要求:本课程属于应用型课程，主要学习基于可编程逻辑器件的数字系统的设计。课程的任务是掌握硬件描述语言、可编程逻辑器件原理以及开发平台的使用，并熟练应用硬件描述语言描述数字电路，直至能用硬件描述语言设计数字系统。要求学生在学习本课程之前，透彻理解数字电路知识，这样才能达到本课程教学目的：应用硬件描述语言描述电路，设计数字系统。通过讲课、演示，只能传授给学生基本方法。这门课程的学习需学生自己课后化一定的时间练习。半定制器件设计原理课程是数字逻辑与设计电路课程的延续和补充，本课程的重点是用软件编程

2、的方法设计数字系统。本课程与数字逻辑与设计电路课程相比，设计电路的原理相同，实现方法不同。在传统的数字电路中，设计电路，画出原理图后，选择器件，连线，完成设计。这种设计方法是自底向上的设计方法。在设计过程中，容易出错或难以修改。利用半定制器件设计原理中的集成开发环境QuartusⅡ，如用原理图输入法，设计好原理图，在原理图编辑窗口输入原理图，下面的大部分工作由QuartusⅡ帮助你完成；如用QuartusⅡ的文本输入法，只需描述所要设计电路的功能，而不必画出原理图。这种设计方法是自顶向下的设计方法，使得设计人员的

3、大部分精力放在电路整体功能的实现上。设计电路的关键是要对所设计电路的功能了解的非常透彻。如设计一位8421BCD码加法器，有几个输入端，有几个输出端？输出信号与输入信号有什么关系？本实验指导书和上课内容、作业密切相关。实验指导书上的内容是必做实验内容。实验课时为16，实验个数为8个。教科书上的课后练习、实验以及上课时所讲例题由同学课后自行练习。二、实验须知实验课也是正规的课。在实验过程中，严禁使用手机，一旦发现，指导教师有权没收。实验课与课堂教学相同，要求同学带笔，带笔记，带教科书。同时请同学们遵守实验室的规章制

4、度，不允许乱搬仪器。如有需要，告知指导教师，由指导教师安排。第二部分实验一用VHDL语言设计组合、时序电路（2学时）实验目的：掌握用VHDL语言设计组合、时序电路的方法。熟悉QuartusⅡ的操作。预习要求：实验前用VHDL语言编写好电路程序，用文本输入法输入，编译，仿真实验仪器：PC机一台实验内容：1.在QuartusII文本编辑窗口输入程序：Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;Entitycnt5aispo

5、rt(clk:instd_logic;q:outstd_logic_vector(2downto0));End;Architectureaofcnt5aissignalzq:std_logic_vector(2downto0);Beginprocess(clk)beginifclk’eventandclk=‘1’thenifzq=“100”thenzq<=“000”;elsezq<=zq+1;endif;endif;endprocess;q<=zq;End;全程编译，如果有错误，修改第一个错误，再全程编译，直至没

6、有错误。进行仿真。从仿真结果说明电路的功能。2.用VHDL语言设计60进制BCD码计数器。此60进制计数器用于电子时钟的秒或分。用文本输入法输入，编译，改错，直至编译通过，最后仿真。验证所设计电路的正确性3.用VHDL语言设计16分频器。用文本输入法输入，编译，改错，直至编译通过，最后仿真。验证所设计电路的正确性操作步骤：一、实验内容11、在所使用的计算机数据盘里建立自己的文件夹，起名规则要符合C的规则。1、打开QuartusII2、单击new，在出现的对话框中选择VHDLFile，点击OK。3、输入设计实验内容

7、1的程序。4、输入结束后，将程序保存在自己的文件夹中。注意：文件存盘名应该跟实体名相同。5、创建工程。创建工程有两种方法，一是在保存文件后出现的对话框中点击‘是’，按提示进行操作；二是在出现的对话框点击‘否’。点击菜单File下的“NewPrejectWizard”创建工程。注意，用此方法建立工程时，需要自己加入与工程有关的文件。6、全程编译。如果有错误，修改第一个错误，再全程编译，直至没有错误。7、时序仿真。用时序仿真验证所设计电路的正确性单击new，在出现的对话框中选择第二个标签“OtherFiles”，选择

8、VectorWaveformFile，点击OK。选择菜单View下“UtilityWindows”中的“NodeFinder”，出现“NodeFinder”对话框。“NodeFinder”对话框中，上面中间的“Filter”右边下拉列表框中选择“Pins：all”，点击“list”，将出现的端口信息按需要拖入波形窗口。设置输入波形，保存波形文件。如需要修改仿真时间，点击E