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时间:2020-09-01
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1、附:程序代码注:译码器,分频,点阵,流水灯,步进电机五部分为源代码的功能拓展,带下划线部分为修改或添加的代码。交通灯,多路选择器为编写设计代码。1、译码器:LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYdecoder3_8ISPORT(A,B,C:INSTD_LOGIC;Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0);--段选输出en:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--位选输出ENDdecoder3_8;ARCHITECTUR
2、EfunOFdecoder3_8ISSIGNALindata:STD_LOGIC_VECTOR(2DOWNTO0);BEGINindata<=C&B&A;encoder:PROCESS(indata)BEGINCASEindataISWHEN"000"=>Y<="";en<="";WHEN"001"=>Y<="";en<="";WHEN"010"=>Y<="";en<="";WHEN"011"=>Y<="";en<="";WHEN"100"=>Y<="";en<="";WHEN"101"=>Y<="";en<="";
3、WHEN"110"=>Y<="";en<="";WHEN"111"=>Y<="";en<="";WHENOTHERS=>Y<="";en<="";ENDCASE;ENDPROCESSencoder;ENDfun;2、分频:libraryieee;useieee.std_logic_1164.all;entitydiv_fisport(clk:instd_logic;miao_out:outstd_logic;f_miao_out:outstd_logic;fourhz:outstd_logic;--4Hz输出half
4、hz:outstd_logic;--0.5Hz输出en:outstd_logic);enddiv_f;architecturemiaoofdiv_fisbeginen<='1';p1:process(clk)variablecnt:integerrange0to;variableff:std_logic;beginifclk'eventandclk='1'thenifcnt5、1;p2:process(clk)variablecnn:integerrange0to;variabledd:std_logic;beginifclk'eventandclk='1'thenifcnn6、iableaa:std_logic;beginifclk'eventandclk='1'thenifcnt07、nn08、utSTD_LOGIC_VECTOR(7downto0));ENDdianzhen;ARCHITECTUREledOFdianzhenISsignalclk_1k:std_logic;signalclk_1h:std_logic;signalp,c:integerrange0to7;BEGIN-------------与源代码分频方式不同,效果
5、1;p2:process(clk)variablecnn:integerrange0to;variabledd:std_logic;beginifclk'eventandclk='1'thenifcnn6、iableaa:std_logic;beginifclk'eventandclk='1'thenifcnt07、nn08、utSTD_LOGIC_VECTOR(7downto0));ENDdianzhen;ARCHITECTUREledOFdianzhenISsignalclk_1k:std_logic;signalclk_1h:std_logic;signalp,c:integerrange0to7;BEGIN-------------与源代码分频方式不同,效果
6、iableaa:std_logic;beginifclk'eventandclk='1'thenifcnt07、nn08、utSTD_LOGIC_VECTOR(7downto0));ENDdianzhen;ARCHITECTUREledOFdianzhenISsignalclk_1k:std_logic;signalclk_1h:std_logic;signalp,c:integerrange0to7;BEGIN-------------与源代码分频方式不同,效果
7、nn08、utSTD_LOGIC_VECTOR(7downto0));ENDdianzhen;ARCHITECTUREledOFdianzhenISsignalclk_1k:std_logic;signalclk_1h:std_logic;signalp,c:integerrange0to7;BEGIN-------------与源代码分频方式不同,效果
8、utSTD_LOGIC_VECTOR(7downto0));ENDdianzhen;ARCHITECTUREledOFdianzhenISsignalclk_1k:std_logic;signalclk_1h:std_logic;signalp,c:integerrange0to7;BEGIN-------------与源代码分频方式不同,效果
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