cpld课程设计论文

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1、《CPLD及电子CAD》同组同学姓名:1、实验一组合逻辑设计，实验装置的使用方法实验目的：1.通过一个简单的3-8译码器的设计,掌握用MAX+plusII设计组合逻辑电路的设计方法；2.初步了解CPLD设计的全过程，初步掌握Altera软件的使用；3.掌握组合逻辑电路的静态测试方法。主要内容：进入Windows操作系统，先建一个文件夹用来存放项目文件，打开MAX+plusII设计软件，新建一个图形文件并指定项目名称，然后在文件中用基本逻辑元件编辑一个3-8译码器，编辑完后存盘并进行编译，编译无误后进

2、行波形仿真来验证功能，当仿真结果正确后就可以写入芯片中进行测试。测试时将a，b，c三个输入分别分配到装置上的键1，键2，键3，八个输出d0、d1、d2、d3、d4、d5、d6、d7依次分配到八个数码管。实验数据图表：逻辑电路图：仿真波形图：小结：通过这次课程的学习和试验操作，我们对EDA实验装置有了一定的了解并且掌握了CPLD和FPGA的主要区别，熟悉了MAX+plusII的使用方法，对组合逻辑电路的设计方法有了一定的了解。1、实验二：用Ｄ触发器设计异步四位二进制加法计数器实验目的：1.了解时序电路

3、的经典设计方法（D触发器和JK触发器和一般逻辑门组成的时序逻辑电路）；2.了解同步计数器和异步计数器的使用方法；3.了解用同步计数器通过清零阻塞法和预显数法得到循环任意计数器的设计方法；4.进一步掌握组合逻辑电路人设计方法；主要内容：用D触发器设计异步四位加法计数器。实验数据图表：仿真波形图：逻辑电路图：小结与体会计数器分成同步计数器和异步计数器两种。对于同步计数器，输入时钟脉冲时触发器的翻转是同时进行的，而异步计数器中的触发器的翻转则不是同时。1、实验三：６进制，６０进制计数器实验目的：通过对６进

4、制计数器的编程，初步了解cpld设计的全过程；通过对６０进制计数器的编程，加深对cpld设计过程的了解，了解通用同步计数器的使用方法及工作原理，掌握VHDL语言的基本语法结构，并比较原理图输入和文本输入的优劣，并能够在此基础上做一些发挥设计任意进制的计数器，为下面实验特别是数字钟的综合设计做好基础。主要内容：１.在MAX+plusII的环境下编写６进制的VHDL程序，对此进行编译找出错误并修改，由此加深对VHDL的理解，然后做仿真波形输出，看波形是否正确。２.在６进制的VHDL程序上做一些修改，使之

5、成为６０进制的计数器。实验程序：在6进制程序的基础上修改得到的６０进制程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjsq60isport(clk,clr,en:instd_logic;carry:outstd_logic;ge,shi:outstd_logic_vector(3downto0));end;architectureoneofjsq60issignalg,s:std_logi

6、c_vector(3downto0);beginprocess(clk,clr,en,g,s)beginifclr='1'theng<="0000";s<="0000";elsifclk'eventandclk='1'thenifen='0'thenifg="1001"ands="0101"theng<="0000";s<="0000";carry<='1';elsifg="1001"theng<="0000";s<=s+1;elseg<=g+1;carry<='0';endif;endif;end

7、if;endprocess;ge<=g;shi<=s;end;仿真波形图：体会：从上面的几个进制的代码比较可知，VHDL可读性强且易于修改和发现错误，VHDL语言很简单，仅需要十几条语句，非常简洁，效率高，。VHDL发展前途很大，它与硬件关系不大，可移植性好，不依赖器件、并与工艺无关会成为电子CAD设计的方向和潮流。设计好的元件可以封装好当成库元件以便随时调用，可模块化实现总设计的要求。通过对６进制程序的修改得到吧６０进制程序，并且还写了24进制计数器和一百进制计数器的程序，为后面的综合设计做了准备

8、。1、实验四：报时电路，分频电路，二选一电路实验目的：1、进一步掌握组合逻辑电路的设计方法；2、进一步加深对CPLD设计过程的了解，并比较原理图输入和文本输入的优劣。3、能独立运用VHDL设计一般常用的数字集成简单电路、报时、分频等电路并对其仿真。4、这三个电路也是后面综合设计的基本电路之一，为后面的设计做了准备。报时器程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;en