成都 电子科技大学 本科 836数字电路(数字逻辑设计)第七章(2)

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1、第7章时序逻辑设计原理锁存器和触发器同步时序分析同步时序设计数字逻辑设计及应用1内容回顾时序逻辑电路输出取决于输入和过去状态电路特点：有反馈回路、有记忆元件双稳态元件QQ_L0态和1态稳态稳态亚稳态注意：亚稳态特性2内容回顾时序逻辑电路输出取决于输入和过去状态电路特点：有反馈回路、有记忆元件双稳态元件QQ_L0态和1态如何加入控制信号？？QQLRS3内容回顾锁存器与触发器QQLRSQQLS_LR_LSRCDC具有使能端的S-R锁存器S-R锁存器D锁存器S-R锁存器有约束条件4利用COMS传输门的D锁存器QL

2、QTGTGDCENEN_LABCMOS传输门TG5利用COMS传输门的D锁存器QLQTG1TG2DCC=0TG1断开TG2连通保持原态Q_LQ6利用COMS传输门的D锁存器QLQTG1TG2DCC=1TG1连通TG2断开QL=D’Q=DCDQQL100111100X保持功能表7锁存器的应用DQCQDQCQDQCQDQCQDIN[3:0]WRDOUT[3:0]RD8锁存器的应用QDQCXYCISiCi+1XiYiCiSCOCLK暂存XYCICOSCi+1SiXiYiCi时钟控制串行输入、串行输出注意：时钟同步

3、再谈串行输入加法器的实现9触发器只在时钟信号的边沿改变其输出状态CLK正边沿上升沿负边沿下降沿10触发器从功能上分D触发器、S-R触发器、J-K触发器、T触发器从结构上分主从结构触发器、边沿触发器其他类型触发器带使能端的触发器、扫描触发器施密特触发器、单稳态触发器11D触发器DQCQDQCQQQLDCLKCLK=0时，CLK=1时，主锁存器工作，接收输入信号Qm=D从锁存器不工作，输出Q保持不变主锁存器不工作，Qm保持不变从锁存器工作，将Qm传送到输出端主master从slaveQm——主从结构12DCLK

4、QQmDQCQDQCQQQLDCLKQm13DCLKQDCLKQQL001110X0保持X0保持功能表DQCLKQ逻辑符号表示边沿触发特性14DCLKQDCLKQD锁存器D触发器——边沿有效——电平有效15触发器的应用利用触发器作为移位寄存器（图1）思考：能否将触发器改为锁存器(图2)DCLKQ1QDQCQDQCQQDCLKlatchlatch（图1）Q1DQCLKQDQCLKQQDCLKF/FF/F（图1）Q116D触发器的定时参数传播延迟（CLKQ）tpLH(CQ)tpHL(CQ)tsetup建立时间

5、thold保持时间建立时间（输入信号先于时钟到达的时间）保持时间（有效时钟沿后输入信号保持的时间）DCLKQ17利用CMOS传输门实现——主从结构从触发器主触发器回顾：利用COMS传输门的D锁存器18CLKQQLD利用与非门传输门实现——主从结构具有预置和清零端的正边沿D触发器PR_LCLR_LPRDQCLKQCLRPR（preset）、CLR（clear）相当于：S（set）、R（reset）通常用于初始化电路状态、测试等19具有预置和清零端的正边沿D触发器时序图CLKPR_LCLR_LQL20维持阻塞结

6、构D触发器21负边沿触发的D触发器DQCQDQCQQQNDCLKDQCLKQDQCQDQCQQQLDCLK正边沿触发222选1多路复用器具有使能端的D触发器DQCLKQDENCLKQQLEN有效（=1）选择外部D输入EN无效（=0）选择触发器当前的输出DQENCLKQ逻辑符号23扫描触发器功能表：P392图7-22(b)DQCLKQDTECLKQQLTITE=0正常操作Q=DTE=1进入测试模式测试使能端测试输入端DTETICLKQQ逻辑符号24TE=0正常操作TE=1进行测试每个触发器的输出端

7、Q都与后一个触发器的TI端连接TIN端扫入一组测试向量（需若干个时钟触发沿）再经过若干个时钟的正常操作（TE=0）可以在TO端观察（扫出）电路的新状态TINCLKTETO25主从式S-R触发器SQCRQSQCRQCSRQQNSCRQQ回顾：有使能端的S-R锁存器C的有效电平期间，输入直接改变触发器的状态输入信号需要遵守约束条件希望输出在一个时钟周期内只变化一次——采用主从结构26亚稳态主锁存器输出主从式S-R触发器的内部时序暂时忽略延迟时间等动态特性C亚稳态27亚稳态是不是边沿触发？？C亚稳态虽然输出在一个

8、时钟周期只可能变化一次但不能算是边沿触发28SCRQQDQCQDQCQQQNDCLKDQCLKQ思考：同样是主从结构，为什么由D锁存器构成的可以称为边沿D触发器，而由S-R锁存器构成的不能称为边沿S-R触发器？SQCRQCSRQQLSQCRQ延迟输出C无效时输出变化动态输入指示边沿触发29主从式J-K触发器消除主从S-R触发器存在的约束条件利用反馈消除主从S-R触发器存在的约束条件Qn+1=S+R’·QS·R=0