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《第十一讲-数字后端电路实现-布局布线与验证ppt课件.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、第十一讲数字后端电路实现 ——布局布线与验证清华大学微电子所李福乐黎征目录布局布线引言用一个数字分频器设计的例子来说明数字电路的基本布局布线过程设计介绍（数字分频器设计）逻辑综合（SynopsysDC）布局布线（CadenceSocEncounter）Cell-basedDRC&LVSTypicalCell-basedflow可综合代码逻辑仿真逻辑综合VerilogVerilog-xl(NCverilog)DesignCompiler仿真Ok?TimingOk?前端设计系统定义行为建模仿真Ok?C/HDL/MATLABYNYNYNTypicalCell-basedflow
2、DRC和LVSRC参数提取Tapeout布局布线draculaSocEncounterTimingOk?N后端设计Cell-basedASIC?怎样实现自动布局布线？对标准单元有什么要求？综合出来的网表对应于哪个部分？还缺少什么？Cell-basedASIC简单的布局布线流程时序驱动的布局布线流程设计介绍——设计要求数字分频器输入输出时钟周期满足：Tout=2(N+1)Tin用于DPLL（数字锁相环）电路中纯数字电路实现数字分频器ClockINClockOUT分频系数N设计介绍——Verilog实现moduledivder(clkin,rst,divcnt,enable,
3、clkout);inputclkin,rst,enable;input[3:0]divcnt;outputclkout;reg[3:0]cnt;reg[3:0]divcntreg;regclkout;always@(posedgeclkinorposedgerst)beginif(rst==1'b1)begincnt<=4'b0;divcntreg<=4'b0;clkout<=1'b0;endelsebeginif((divcntreg!=divcnt)&&(enable==1'b1))begincnt<=4'b0;divcntreg<=divcnt;clkout<=1'
4、b0;endelsebeginif(cnt==divcntreg)beginclkout<=~clkout;cnt<=4'b0;endelsecnt<=cnt+4'b1;endendendendmodule设计介绍——前仿真编写testbench文件仿真波形如下图所示，随着分频系数的不同，输出时钟频率成倍变化逻辑综合——准备文件准备库文件在.synopsys_dc.setup中加入综合库的位置查阅库中doc目录下的相关pdf文件，选择合适的输入输出和时钟pad准备打包文件top.v，给源程序加上输入输出的pad，以便综合工具优化驱动和负载设计打包CoreChipPad_i
5、nPad_outPad_vddPad_vss?核心设计在何时打包,即加上I/OPAD结构描述逻辑综合——top.v`include"divider.v"moduletop(clkin,rst,divcnt,enable,clkout);inputclkin,rst,enable;input[3:0]divcnt;outputclkout;wireclkin_core,rst_core,enable_core,clkout_core;wire[3:0]divcn_core;pcxd00pad_rst(.PAD(rst),.C(rst_core));pcxd00pad_enb
6、(.PAD(enable),.C(enable_core));(下页续)(接上页)pcxd00pad_cn0(.PAD(divcnt[0]),.C(divcn_core[0]));pcxd00pad_cn1(.PAD(divcnt[1]),.C(divcn_core[1]));pcxd00pad_cn2(.PAD(divcnt[2]),.C(divcn_core[2]));pcxd00pad_cn3(.PAD(divcnt[3]),.C(divcn_core[3]));pcxc32pad_cki(.CLK(clkin),.CP(clkin_core));pcxc52pad
7、_cko(.CLK(clkout_core),.CP(clkout));dividerudiv(.clkin(clkin_core),.rst(rst_core),.divcnt(divcn_core),.enable(enable_core),.clkout(clkout_core));endmodule逻辑综合——top.v逻辑综合——约束条件用tcl方式启动dc>dc_shell-t读取top.v，设置当前综合模块把时钟信号和Pad设置成为不被综合时钟树在下一步布局布线时处理Pad没有逻辑功能、仅提供输入输出负载设置连线
