集成电路的可测试性设计ppt课件.ppt

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1、集成电路的可测试性设计集成电路的复杂度要求计算机技术的发展10/9/20211一、集成电路的设计验证1、功能验证技术功能验证的目的是保证设计实现符合规格定义，保证RTL描述与规格定义的功能一致性。输入（激励）设计测试输出（响应）测试平台设计规范10/9/20212输入（激励）设计测试输出（响应）设计规范期望输出比较结果自检查的TESTbench10/9/202132、时序分析技术（STA，StaticTimingAnalysis)时序分析技术根据电路网表的拓扑结构，检查电路中的所有路径的时序特性，测试路径的理论覆盖率可以达到100%。时序分析无法验证电路功能的正确性，这一

2、点必须由RTL级的功能仿真来保证。一般时序分析技术包含以下三个步骤：A,把设计分解为不同的时序路径集合B，计算每条路径的延迟信息C，检查所有路径的延迟，分析是否满足时序约束。DQDQ逻辑逻辑逻辑逻辑ACLKZ路径1路径2路径3路径410/9/20214静态时序分析所要做的主要包括以下内容：A、建立时间和保持时间B、门控时钟检查。C、时钟脉冲宽度检查(高电平宽度和低电平宽度）。DQDQ逻辑逻辑CLK数据路径时钟路径A、建立时间检查的目的是确保数据在时钟的有效沿到来之前到达。如上图所示，数据不能到达太晚。我们可以得到时序路径的时间余量（Slack)的计算公式。Slack=(时

3、钟有效沿最早到达的时间-寄存器固有的建立时间）-数据到达的最早时间Slack不能为负数。10/9/20215保持时间的检查是为了确保数据在时钟的有效沿后能够稳定并保持足够长的时间使时钟能够正确的采样到数据。B、对于有门控电路的时钟设计，时钟有两种状态，关断和使能。clkclkengateclkclkclkengateclkRequiredgate时钟不全时钟毛刺10/9/202163、形式验证技术（formalverification)形式验证技术是一种静态验证手段，根据电路结构，静态的判断两个设计在功能上是否等价。常用来判断一个设计在修改前和修改后其功能是否保持一致。R

4、TL设计综合优化测试结构插入I/O插入布局时钟树插入布线ECO综合的结果是不是所设计。后面的设计在功能上与原始设计相同吗。10/9/20217二、集成电路测试介绍测试：就是检测出生产过程中的缺陷，并挑出废品的过程。测试的基本情况：封装前后都需要进行测试。测试与验证的区别：目的、方法和条件测试的难点：复杂度和约束。可测性设计：有利于测试的设计。降低测试的复杂度和成本。10/9/20218简单的测试例子A=1,B=1=>Z=1A=0,B=1=>Z=0A=1,B=0=>Z=0A=0,B=0=>Z=010/9/20219可测性设计举例可控性：可观性：10/9/202110基本概念

5、1：故障和故障模型故障：集成电路不能正常工作。故障模型：物理缺陷的逻辑等效。10/9/202111故障举例物理缺陷逻辑等效10/9/202112逻辑门故障模型固定值逻辑：所有缺陷都表现为逻辑门层次上线网的逻辑值被固定为0或者1。表示：s-a-1,s-a-0。桥接逻辑门故障模型的局限性10/9/202113故障的等效和从属故障等效故障从属故障类型与测试码测试码故障ABCZ1110A/0,B/0,C/0,Z/10111A/1,Z/01011B/1,Z/01101C/1,Z/010/9/202114基本概念2：测试向量和测试图形测试向量：加载到集成电路的输入信号称为测试向量（

6、或测试矢量）。测试图形：测试向量以及集成电路对这些输入信号的响应合在一起成为集成电路的测试图形。10/9/202115测试仪测试仪是测试集成电路的仪器。它负责按照测试向量对集成电路加入激励，同时观测响应。目前，测试仪一般都是同步的，按照时钟节拍从存储器中调入测试向量。10/9/202116测试仪参数ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)20

7、15153Tester_Timesets66612Tester_Strobe222610/9/202117测试仪特点同步时序激励的波形有限响应的测试时刻有限支持clockburst10/9/202118测试仪的规定波形举例break管脚信号图10/9/202119测试仪的规定波形举例测试码规定图1：10/9/202120测试仪的规定波形举例测试码规定图2：10/9/202121测试向量的生成人工法程序自动生成自测试10/9/202122手工生成故障建立故障传播决策及测试码生成10/9/202123故障图10/9/202124手