《可测性设计》PPT课件

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1、可测性设计技术一、可测性技术的提出随着数字电路集成度不断提高，系统日趋复杂，对其测试也变得越来越困难。当大规模集成电路LSI和超大规模集成电路VLSI问世之后，甚至出现研制与测试费用倒挂的局面。这就迫使人们想到能否在电路的设计阶段就考虑测试问题，使设计出来的电路既能完成规定的功能，又能容易的被测试，这就是所谓的可测性设计技术。因此也就出现了可测性的概念。二、基本概念可测性分析：是指对一个初步设计好的电路或待测电路不进行故障模拟就能定量地估计出其测试难易程度的一类方法。在可测性分析中，经常遇到三个概念：可控制性、可观察性和可测性。可控制性：通过电路的原始输入向电路中的某点赋规定值（0或

2、1）的难易程度。可观察性：通过电路的原始输入了解电路中某点指定值（0或1）的难易程度。可测性：可控制性和可观察性的综合，它定义为检测电路中故障的难易程度。三、可测性设计的意义据统计资料表明，检测一个故障并排除它，所需的开销若以芯片级为1，则插件级为10，系统级为100，机器使用现场为1000。这表明，故障一定要在芯片级测出并排除它，绝不能把坏芯片带到插件中去。但由于现在的芯片，一般都是几千到几百万个门的电路，而外部可用于测试的端脚又非常的少，因此，芯片的测试是一件十分困难的事。尽管新的测试方法不断涌现，但由于集成技术的快速发展，测试生成的速度远远赶不上集成度的增长的需要。三、可测性设

3、计的意义根据很多实验证实，测试生成和故障模拟所用的计算机的时间与电路中门数的平方到立方成正比，也就是说测试的开销呈指数关系增长。但另一方面，由于微电子技术的发展，研制与生产成本的增长速度远远小于指数增长。因此，就使得测试成本与研制成本的比例关系发生了极大的变化，有的测试成本甚至占产品总成本的70%以上，出现了测试与研制开销倒挂的局面。三、可测性设计的意义综上所述，测试问题变成了一个十分困难的课题。如果只考虑改良测试方法，那将远远不能适应电路集成度的增长的需要，积极的做法就是采用一种从一开始就将故障测试问题考虑到电路设计中去，即可测性设计的方法。采用可测性设计可使测试生成处理开销大大下

4、降四、可测性设计的目标可测性设计，简单地说，就是使逻辑电路易于测试的设计，或者说是以改善逻辑电路可测性、可诊断性为目标的设计。可测性设计并不是改变原来电路的功能和能力，而是尽量少用附加的硬件，力求用一个简单的测试序列去测试逻辑电路的一种设计方法。（1）缩短测试序列的生成时间，也就是对被测电路生成测试码时，所用的算法尽量简单。（2）缩小测试序列的集合，即使测试施加时间尽量缩短。五、可测性设计的分类为了达到上述的可测性设计的目标，一般来说都会增加硬件的费用。在这方面有两种基本的策略：一种是为了获得最大的可测性而不惜成本地作设计；另一种是希望采取一些有效的方法，增加少量或有限的硬件开销来提

5、高电路的可测性。专项设计：即按功能基本要求，采取一些比较简单易行的措施，使所设计电路的可靠性得到提高。它是针对一个已成型的电路设计中的测试问题而提出来的。它采用传统的方法对电路某些部分进行迭代设计，以提高可测试性。五、可测性设计的分类结构设计：是从设计一开始就建立测试结构，每个子电路都具有嵌入式测试的特征。它是根据可测性设计的一般规则和基本模式来进行电路的功能设计，主要包括扫描技术和内建自测试两种测试技术。六、专项可测性设计专项可测试性常用的方法是用可测试性的度量值来寻找有限的附加测试点和控制点，以提高电路的可观性和可控性，从而提高电路的可测试性。为了对可测试性进行量化分析，Gold

6、stein于1980年提出的SCOAP可测试性度量被广为接受。SCOAP可测试性度量规定电路中每个节点由6个参量来描述，即组合0可控性（CC0），组合1可控性（CC1），时序0可控性（SC0），时序1可控性（SC1），以及组合可观性（CO）和时序可观性（SO）。可控性值范围在1～∞之间，可观性值位于0～∞之间。线路度量值越高，控制和观测将越困难。六、专项可测性设计可控性值的估计：定义1：欲置节点N值为组合逻辑值0（1），需要对相关节点赋以确定组合逻辑值的最小赋值次数，称为节点N的组合0（1）可控性值，用CC0（N）（CC1（N））表示。定义2：欲置节点N值为时序0（1），需要对相关节

7、点赋以确定时序逻辑的最小赋值次数，称为节点N的时序0（1）可控性值，用SC0（N）（SC1（N））表示。六、专项可测性设计可控性值的估计：为了计算数字系统各节点的可控性值，首先将原始输入的组合可控性值置为‘1’，时序可控性值置为‘0’。然后，从原始输入开始，按照电路描述，用下表列出的标准单元可控性值计算公式，依次计算电路各节点的可控性值。六、专项可测性设计可观性值的估计：定义3：为把节点N的信息传播到原始输出，所需最少的组合逻辑值赋值次数叫节点N的组合可观