基于Libero的数字逻辑设计仿真及验证实验实验报告(1-2).doc

基于Libero的数字逻辑设计仿真及验证实验实验报告(1-2).doc

ID:59358214

大小:76.50 KB

页数:7页

时间:2020-09-04

基于Libero的数字逻辑设计仿真及验证实验实验报告(1-2).doc_第1页
基于Libero的数字逻辑设计仿真及验证实验实验报告(1-2).doc_第2页
基于Libero的数字逻辑设计仿真及验证实验实验报告(1-2).doc_第3页
基于Libero的数字逻辑设计仿真及验证实验实验报告(1-2).doc_第4页
基于Libero的数字逻辑设计仿真及验证实验实验报告(1-2).doc_第5页
资源描述:

《基于Libero的数字逻辑设计仿真及验证实验实验报告(1-2).doc》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、计算机学院gay专业班学号姓名教师评定实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________1、熟悉EDA工具的使用;仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。注:所有基于Libero的实验,都在一个工程项目中完成,文件命名要求:工程文件名(ProjectName):学号+下划线+姓名拼音首字母(例:学号3115000001姓名张小童,工程文件名为:3115000001_zxt)6实验报告1、基本门电路

2、一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。4、掌握Libero软件的使用方法。二、实验环境Libero仿真软件。三、实验内容1、在自己的工程文件中,新建一个设计代码文件(VerilogSourceFile),文件命名规则:学号+下划线+BasGate例:3115000001_BasGate.v在自己的工程文件中,新建一个测试平台

3、文件(HDLStimulusFile),文件命名规则:test_BasGate.v2、进行针对74系列基本门电路的设计,并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码(可自行编程),完成2输入与非门、2输入或非门、2输入与门、2输入或门、2输入异或门、非门的设计、综合及仿真。4、提交针对基本门电路的综合结果,以及相应的仿真结果。四、实验结果和数据处理1、门电路模块清单及测试平台代码清单(1)所有硬件功能模块的代码清单(关键代码应有注释)6(2)测试平台模块的代码清单(关键语句应有注释)2、第一次仿真结果(截图)。先

4、将波形窗口背景设为白色,调整窗口至合适大小,使波形能完整显示,再对窗口截图。后面实验中的仿真使用相同方法处理。3、综合结果(截图)。先将相关窗口调至合适大小,使RTL图能完整显示,对窗口截图,后面实验中的综合使用相同方法处理)4、第二次仿真结果(综合后)(截图)。回答输出信号是否有延迟,延迟时间约为多少?5、第三次仿真结果(布局布线后)(截图)。回答输出信号是否有延迟,延迟时间约为多少?分析是否有出现竞争冒险。6、布局布线的引脚分配(截图)。7、烧录(请老师检查)。62、门电路的综合实验一、实验目的1、了解基于Verilog的组合逻辑电

5、路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际要求进行VerilogHDL设计的方法。4、掌握Libero软件的使用方法。二、实验环境Libero仿真软件。三、实验内容继续在上一实验所建的“学号+下划线+BasGate(例:3115000001_BasGate.v)”文件中添加两段模块设计代码,分别完成以下第1、2项实验内容,模块名自拟,要求有注释。两个设计所对应的测试平台模块代码继续放在test_BasGate.v文件中,模块名自拟,要求有注释。1、裁判表决电路设计一个3输入、1输入的举重裁判表决电路,

6、使用VerilogHDL描述该电路的功能,设计相关测试平台,完成综合、布局布线、仿真。2、交通灯故障检测电路设计一个3输入、1输出的交通灯故障检测电路,使用VerilogHDL描述该电路的功能,设计相关测试平台,完成综合、布局布线、仿真。3、以上两个电路任选一个完成烧录和接电测试。四、实验结果和数据处理1、所有模块及测试平台代码清单//举重裁判表决电路//举重裁判表决电路测试平台//交通灯故障检测电路//交通灯故障检测电路测试平台2、综合前仿真结果截图(任选一个模块,请注明)3、综合结果RTL视图截图(任选一个模块,请注明)64、综合后

7、仿真截图(任选一个模块,请注明)。最大的传输延迟时间大概为多少?5、布局布线引脚分配窗口截图6、布局布线后仿真结果截图。最长的传输延迟时间约为多少?分析是否有出现竞争冒险。7、烧录后接电测试,给老师检查。63、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。4、掌握Libero软件的使用方法。二、实验环

8、境Libero仿真软件。三、实验内容在同学自己的工程文件中,新建一个设计文件和一个测试代码文件,命名要求:(1)设计文件命名为“学号+下划线+Comb”(例3115000001_comb.v),在该文件中,

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。