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《基于libero的数字逻辑设计仿真及验证实验实验报告(实验4)》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、___计算机__学院______________专业_____班________组、学号______姓名______________协作者______________教师评定_________________实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________1、熟悉EDA工具的使用；仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。7实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真
2、的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应
3、的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单//74HC00代码-与非//74HC00.vmoduleHC00(A,B,Y);input[4:1]A,B;output[4:1]Y;assignY=~(A&B);//与非endmodule//74HC00测试平台代码//testbench.v`timescale1ns/1ns7moduletestbench();reg[4:1]a,b;wire[4:1]y;HC00u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10b=b<<1;#10b=b<<1;#10b=b<<1;#10a=4
4、'b1111;b=4'b0001;#10b=b<<1;#10b=b<<1;#10b=b<<1;endendmodule//74HC02代码-或非//74HC02.vmoduleHC02(A,B,Y);input[4:1]A,B;output[4:1]Y;assignY=~(A
5、B);//或非endmodule//74HC02测试平台代码`timescale1ns/1nsmoduletest02();reg[4:1]a,b;wire[4:1]y;HC02u2(a,b,y);initialbegina=4'b0000;b=4'b0001;#10b=b<<1;#10b=b<<1;#10b=b
6、<<1;#10a=4'b1111;b=4'b0001;#10b=b<<1;#10b=b<<1;#10b=b<<1;end7endmodule//74HC04代码-非moduleHC04(A,Y);input[6:1]A;output[6:1]Y;assignY=~A;//非endmodule//74HC04测试平台代码`timescale1ns/1nsmoduletest04();reg[6:1]a;wire[6:1]y;HC04u4(a,y);initialbegina=6'b000001;#10b=b<<1;#10b=b<<1;#10b=b<<1;#10b=b<<1;#10b=b<
7、<1;endendmodule//74HC08代码-与moduleHC08(A,B,Y);input[4:1]A,B;output[4:1]Y;assignY=A&B;//与endmodule//74HC08测试平台代码`timescale1ns/1nsmoduletest08();reg[4:1]a,b;wire[4:1]y;HC08u8(a,b,y);initialbegina=4'b0000;b=4'b0001;#10b=b<<1;#10b=b<<1;#10b=b<<1;7#10a=4'b1111;b=4'b0001;#10b=b<<1;#10b=b<<1;#10b=b<<1;e
8、ndendmodule//74HC32代码-或moduleHC32(A,B,Y);input[4:1]A,B;output[4:1]Y;assignY=A
9、B;//或endmodule//74HC32测试平台代码`timescale1ns/1nsmoduletest32();reg[4:1]a,b;wire[4:1]y;HC32u32(a,b,y);initialbegina=4'b0000;b=4'b0001;#10b=b<<1;#10b=b
