资源描述：
《基于libero的数字逻辑设计仿真及验证实验实验报告(实验4到8)》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。
1、计算机__学院_网络工程_专业_1班___组、学_实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________1、熟悉EDA工具的使用；仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。38实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行Ver
2、ilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单//74HC00代码-与非//7
3、4HC00.vmoduleHC00(DataA,DataB,Y);input[3:0]DataA,DataB;output[3:0]Y;assignY=~(A&B);endmodule38//74HC00测试平台代码//testbench.v`timescale1ns/1nsmoduletestbench();reg[4:1]a,b;wire[4:1]y;HC00u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10b=b<<1;#10b=b<<1;#10b=b<<1;a=4'b1111;b=4'b0001;#10b=b
4、<<1;#10b=b<<1;#10b=b<<1;endendmodule//74HC02代码-或非moduleHC02(A,B,Y);input[4:1]A,B;output[4:1]Y;assignY=~(A
5、B);endmodule//74HC04代码-非moduleHC04(A,Y);input[4:1]A;output[4:1]Y;assignY=~A;endmodule//74HC08代码-与moduleHC08(A,B,Y);input[4:1]A,B;output[4:1]Y;assignY=A&B;endmodule//74HC32代码-或
6、moduleHC32(A,B,Y);38input[4:1]A,B;output[4:1]Y;assignY=A
7、B;endmodule//74HC86代码-异或moduleHC86(A,B,Y);input[4:1]A,B;output[4:1]Y;assignY=A^B;endmodule/门电路测试平台代码//testbench.v`timescale1ns/1nsmoduletestbench();reg[4:1]a,b;wire[4:1]y;HC00test(a,b,y);initialbegina=4'b0000;b=4'b0001;#10b=
8、b<<1;#10b=b<<1;#10b=b<<1;a=4'b1111;b=4'b0001;#10b=b<<1;#10b=b<<1;#10b=b<<1;endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）与非门：383、综合结果（截图）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）与非门：4、第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？38
9、与非门：输出信号有延迟，延迟时间约为300ps延迟300ps5、第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。与非门：输出信号在开始视延迟3200ps后面延迟4000ps左右38由上图分析可以知道，在黄线以右的输出转折点处出现了竞争冒险，总共3次。382、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC451
10、1进行VerilogHDL设计的方法。二、实验环境Libero仿真
