第3章Verilog硬件描述语言ppt课件.ppt

《第3章Verilog硬件描述语言ppt课件.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、第3章Verilog硬件描述语言（一）为什么要采用硬件描述语言（HDL）随着电子系统设计复杂性的提高，可利用HDL在抽象层次对复杂系统进行有效的描述。HDL描述结果易于通过EDA工具完成工艺无关的设计，有利于保证设计正确性和对设计进行管理便于对设计进行管理、归档和重用易于对设计进行修改，以探索不同的设计可能性便于提高设计的效率硬件描述语言特点功能的灵活性支持从开关级，门级，RTL，行为级等不同抽象层次对电路进行描述。支持不同抽象层次描述的电路组合为一个电路模型。支持元件库、功能模块的可重用设计。HDL支持高层次的设计抽象，适用于复杂数字电路系统设计。HDL设计可

2、不依赖厂商和器件，可移植性好。Verilog在VLSI设计过程中的位置数字电路设计者用VerilogHDL来描述自己的设计思想，然后利用EDA工具进行仿真，综合，最终用ASIC或FPGA实现其功能1985年，GatewayDesignAutomation公司为其仿真器产品开发了Verilog语言。1989年，Cadence收购Gateway公司，并继续推广Verilog语言和仿真器。1995年公布了IEEE1364-1995Verilog标准2001年公布了IEEE1364-2001Verilog标准，对IEEE1364-1995进行了修订3.1硬件描述语言概述

3、VHDL：VHSIC（veryhigh-speedIC）hardwaredescriptionlanguage，是由美国国防部为了解决项目的多个承包人的信息交换困难和设计维修困难的问题而提出的，由TI，IBM和INTERMETRICS公司完成。1987年制定为IEEE标准，即：IEEEstd1076-1987[LRM87]，1993后又进行一些修改，成为新的标准版本。3.1硬件描述语言概述Verilog与VHDL两者的区别：VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用VerilogHD

4、L与C语言虽然Verilog的某些语法与C语言接近，但存在本质上的区别Verilog是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真C语言是一种软件语言，是控制硬件来实现某些功能利用Verilog编程时，要时刻记得Verilog是硬件语言，要时刻将Verilog与硬件电路对应起来SystemCandSystemVerilog:面向SOC3.1.2层次化设计3.2VerilogHDL描述的四个层次的电路模型行为级或算法级是VerilogHDL支持的最高抽象级别，侧重关注算法的实现，不关心硬件电路的实现。VerilogHDL在此层次上，描述系统中数据

5、在不同模块之间的传输必要的操作行为级或算法级寄存器传输级通过描述模块内部状态转移的情况来表征该逻辑单元的功能，设计者关注数据的处理及其如何在线网上，寄存器间的传递。VerilogHDL在此层次上：描述系统中的数据流和功能模块之间和内部的控制信号按照定义的时钟周期建立模型寄存器传输级门级调用已设计好的逻辑门基本单元（原语），如，与门，或门、异或门等，描述逻辑门之间的连接，以实现逻辑功能。VerilogHDL在此层次上描述底层单元之间的连接，可以更精确地描述系统的行为。在进行综合时使用特定工艺库完成RTL到门级的映射。门级开关级这是Verilog语言支持的最低抽象层

6、次，通过描述器件中的晶体管，存储节点及其它们的互联来设计模块。一般来说，设计的抽象程度越高，设计的灵活性就越好，和工艺的无关性就越高，随着抽象程度降低，设计的灵活性和工艺的无关性变差，可移植性变差。3.2.1模块结构分析例3-1：设计一个半加器1）功能分析，真值表：CO=A&BS=AXORB输入信号：A、B是输入的1bit数据输出信号：S：相加的和CO：向高位的进位3.2.1模块结构分析2）半加器的VerilogHDL描述modulehalfadder(A,B,CO,S);inputA,B;outputS,CO;wireS,CO;assignS=A^B;assi

7、gnCO=A&B;endmodule从中，看出VerilogHDL怎样的结构特点？程序位于关键字module和endmodule之间每个模块必须有一个模块名进行标识模块有输入，输出端口说明，有模块功能描述模块中的每一条语句都以分号（;）结束，但endmodule后不加分号3.2.1模块结构分析模块（module）是VerilogHDL设计的基本功能单元。模块可以是：一个元件多个低层次模块的组合表3.2VerilogHDL模块结构3.2.1模块结构分析3.2.1模块结构分析1、含端口名的模块声明格式：module模块名（端口1，端口2，…，端口n）；为便于工程管理

8、，模块命名一般应和其功能