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1、Verilog硬件描述语言（一）2课程内容一、HDL发展历程二、VerilogHDL特点三、VerilogHDL描述层次四、VerilogHDL标识符五、VerilogHDL模块结构六、VerilogHDL数据类型一、HDL发展历程VHDL于1980年开始在美国国防部的指导下开发，1987年成为IEEE1076-1987标准；1983年首创Verilog，1995年成为IEEE1364-1995标准。一、HDL发展历程二、VerilogHDL特点较多的第三方工具的支持；语法结构比VHDL简单；学习起来比VHDL容易；Verilog从C发展而来，更类C。Verilog
2、与VHDL比较：二、VerilogHDL特点Verilog与C比较：C语言Verilog语言functionmodule,functionif-then-elseif-then-elseforforwhilewhilecasecasebreakbreakdefinedefineprintfprintfintint二、VerilogHDL特点C语言Verilog语言功能++加--减乘//除%%取模!!逻辑非&&&&逻辑与逻辑或>>大于<<小于>=>=大于等于<=<=小于等于二、VerilogHDL特点Verilog与C在语法、运算符等方面极其相似；Verilog与C语
3、言从实现的方法上有天壤之别。二、VerilogHDL特点三、VerilogHDL描述层次行为级：有关行为和技术指标模块，容易理解RTL级：有关逻辑执行步骤的模块，较难理解门级：有关逻辑部件互相连接的模块，很难理解开关级：有关物理形状和布局参数的模块，非常难理解描述层次与设计流程关系：四、VerilogHDL标识符所谓标识别符就是用户为程序描述中的Verilog对象所起的名字；标识符必须以英语字母（a-z,A-Z）起头，或者用下横线符（_）起头。其中可以包含数字、$符和下横线符；四、VerilogHDL标识符标识符最长可以达到1023个字符；Verilog语言是大小写
4、敏感的，因此sel和SEL是两个不同的标识符。四、VerilogHDL标识符举例：合法的：非法的：shift_reg_a34netbusa_indexab_netbus263n@263//不能用数字开头//不能含有非字母符号//不能含有非字母符号@五、VerilogHDL模块结构举例1：五、VerilogHDL模块结构Verilog描述：moduleAOI(A,B,C,D,F)inputA,B,C,D;outputF;wireA,B,C,D,F;assignF=～((A&B)(C&D));endmodule端口定义input输入端口output输出端口inout端口
5、module名字（端口名）;endmodule数据类型说明wireregparamater逻辑功能定义assignalwaysfunctiontask…..模块声明端口定义信号类型定义逻辑功能定义五、VerilogHDL模块结构举例2：moduledder4(cout,sum,ina,inb,cin);input[3:0]ina,inb;inputcin;output[3:0]sum;outputcout;assign{cout,sum}=ina+inb+cin;endmodule五、VerilogHDL模块结构举例3：modulecount4(out,reset,
6、clk);output[3:0]out;inputreset,clk;reg[3:0]out;always@(posedgeclk)beginif(!reset)out<=0;//同步复位elseout<=out+1;//计数endendmodule五、VerilogHDL模块结构模块实例化(moduleinstances)：将模块的实例通过端口连接起来构成一个大的系统或元件；实例中端口的次序与模块定义的次序相同；模块实例化与C语言函数调用不同，每个实例都是模块的一个完全的拷贝，相互独立、并行。举例1：4位寄存器1位D触发器：moduleDFF(d,clk,clr,
7、q,qb);outputq,qb;inputd,clk,clr;regq,qb;always@(posedgeclk)beginif(clr)beginq<=0;qb<=1;endelsebeginq<=d;qb<=~d;endendendmodule例化：moduleDFF(d,clk,clr,q,qb);....EndmodulemoduleREG4(d,clk,clr,q,qb);output[3:0]q,qb;input[3:0]d,clk,clr;DFFd0(d[0],clk,clr,q[0],qb[0]);DFFd1(d[1],clk,clr,q[1
