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1、第四章VerilogHDL数字逻辑电路设计方法10/16/20211MicroelectronicsSchoolXidianUniversity4.1VerilogHDL语言设计思想和可综合特性10/16/20212MicroelectronicsSchoolXidianUniversity例4.1-1：用VerilogHDL设计模256（8bits）计数器（a）可综合程序描述方式modulecounter(count,clk,reset);outputcount;inputclk,reset;reg[7:0]count;regout;always@
2、(posedgeclk)if(!reset)count<=0;elseif(count==8'b11111111)count<=0;elsecount<=count+1;endmodule（b）常见的错误描述方式modulecounter(count,clk,reset);outputcount;inputreset,clk;reg[7:0]count;regout;integeri;always@(posedgeclk,reset)beginif(!reset)count<=0;elsefor(i=0;i<=255;i=i+1)count<=cou
3、nt+1;endendmodule同时VerilogHDL的电路描述方式具有多样性，这也决定了对于电路设计的多样性。10/16/20213MicroelectronicsSchoolXidianUniversity例4.1-2:用VerilogHDL设计数字多路选择器（a）采用真值表形式的代码：moduleMUX(out,data,sel);outputout;input[3:0]data;input[1:0]sel;regout;always@(dataorsel)case(sel)2'b00:out<=data[0];2'b01:out<=dat
4、a[1];2'b10:out<=data[2];2'b11:out<=data[3];endcaseendmodule（b）采用逻辑表达式形式的代码：moduleMUX(out,data,sel);outputout;input[3:0]data;input[1:0]sel;wirew1,w2,w3,w4;assignw1=(~sel[1])&(~sel[0])&data[0];assignw2=(~sel[1])&sel[0]&data[1];assignw3=sel[1]&(~sel[0])&data[2];assignw4=sel[1]&sel
5、[0]&data[3];assignout=w1
6、w2
7、w3
8、w4;endmodule10/16/20214MicroelectronicsSchoolXidianUniversity（c）采用结构性描述的代码:moduleMUX(out,data,sel);outputout;input[3:0]data;input[1:0]sel;wirew1,w2,w3,w4;notU1(w1,sel[1]);U2(w2,sel[0]);andU3(w3,w1,w2,data[0]);U4(w4,w1,sel[0],data[1]);U5(w5,sel[1],
9、w2,data[2]);U6(w6,sel[1],sel[0],data[3]);orU7(out,w3,w4,w5,w6);endmodule在现阶段，作为设计人员熟练掌握VerilogHDL程序设计的多样性和可综合性，是至关重要的。作为数字集成电路的基础，基本数字逻辑电路的设计是进行复杂电路的前提。本章通过对数字电路中基本逻辑电路的VerilogHDL程序设计进行讲述，掌握基本逻辑电路的可综合性设计，为具有特定功能的复杂电路的设计打下基础。4.2VerilogHDL组合电路设计组合电路的特点是：电路中任意时刻的稳态输出仅仅取决于该时刻的输入，而
10、与电路原来的状态无关。组合电路的设计需要从以下几个方面考虑：所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最简单。这样的电路称“最小化”电路；其次，为了满足速度要求，应使级数尽量少，以减少门电路的延迟；电路的功耗应尽可能的小，工作时稳定可靠。描述组合逻辑电路有四种方式：结构描述、逻辑代数、真值表、抽象描述。10/16/20215MicroelectronicsSchoolXidianUniversity例4.2-1：设计一个3个裁判的表决电路，当两个或两个以上裁判同意时，判决器输出“1”，否则输出“0”。方法1：真值表方式真值表是对电路功能
11、最直接和简单的描述方式。根据电路的功能，可以通过真值表直接建立起输出与输入之间的逻辑关系。例4.2-1有三个
