资源描述：
《VHDL和Verilog语言的设计方法.docx》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、第五节ispDesignEXPERT系统中VHDL和Verilog语言的设计方法除了支持原理图和ABEL-HDL语言输入外，商业版的ispDesignEXPERT系统中提供了VHDL和Verilog语言的设计人口。用户的VHDL或Verilog设计可以经ispDesignEXPERT系统提供的综合器进行编译综合，生成EDIF格式的网表文件，然后可进行逻辑或时序仿真，最后进行适配，生成可下载的JEDEC文件。I.VHDL设计输入的操作步骤A.在ispDesignEXPERTSystemProjectNavigator主窗口中，按File=>NewProject菜单建立一个新的工程文件
2、，此时会弹出如下图所示的对话框。请注意：在该对话框中的ProjectType栏中，必须根据您的设计类型选择相应的工程文件的类型。本例中，选择VHDL类型。若是Verilog设计输入，则选择VerilogHDL类型。将该工程文件存盘为demo.syn。B.在ispDesignEXPERTSystemProjectNavigator主窗口中，选择Source=>New菜单。在弹出的NewSource对话框中，选择VHDLModule类型。C.此时，软件会产生一个如下图所示的NewVHDLSource对话框：在对话框的各栏中，分别填入如上图所示的信息。按OK钮后，进入文本编辑器-Text
3、Editor编辑VHDL文件。A.在TextEditor中输入如下的VHDL设计，并存盘。libraryieee;useieee.std_logic_1164.all;entitydemoisport(A,B,C,D,CK:instd_logic;OUTP:outstd_logic);enddemo;architecturedemo_architectureofdemoissignalINP:std_logic;beginProcess(INP,CK)beginif(rising_edge(CK))thenOUTP<=INP;endif;endprocess;INP<=(AandB
4、)or(CandD);enddemo_architecture;此VHDL设计所描述的电路与本教材第二节所输入的原理图相同，只不过将输出端口OUT改名为OUTP(因为OUT为VHDL语言保留字)。B.此时，在ispDesignEXPERTSystemProjectNavigator主窗口左侧的源程序区中，demo.vhd文件被自动调入。单击源程序区中的ispLSI1032E-125LT100栏，此时的ispDesignEXPERTSystemProjectNavigator主窗口如下图所示：A.选择菜单Tools=>SynplicitySynplifySynthesis产生如下窗口
5、。选Add调入demo.vhd，然后对demo.vhd文件进行编译、综合。若整个编译、综合过程无错误，该窗口在综合过程结束时会自动关闭。若在此过程中出错，双击上述Synplify窗口中SourceFiles栏中的demo.vhd文件进行修改并存盘，然后按RUN钮重新编译。B.在通过VHDL综合过程后，可对设计进行功能和时序仿真。在ispDesignEXPERTSystemProjectNavigator主窗口中按Source=>New菜单，产生并编辑如下的测试向量文件demo.abv：moduledemo;c,x=.c.,.x.;CK,A,B,C,D,OUTPPIN;TEST_VE
6、CTORS([CK,A,B,C,D]->[OUTP])[c,0,0,0,0]->[x];[c,0,0,1,0]->[x];[c,1,1,0,0]->[x];[c,0,1,0,1]->[x];ENDA.在ispDesignEXPERTSystemProjectNavigator主窗口中选中左侧的demo.abv文件，双击右侧的FunctionalSimulation栏，进行功能仿真。在WaveformViewer窗口中观测信号A，B，C，CK，D和OUTP，其波形如下图所示：B.在ispDesignEXPERTSystemProjectNavigator主窗口中选中左侧的demo.a
7、bv文件，双击右侧的TimingSimulation栏，进行时序仿真。选择MaximumDelay，在WaveformViewer窗口中观测信号A，B，C，CK，D和OUTP，其波形如下图所示：A.在ispDesignEXPERTSystemProjectNavigator主窗口中选中左侧的ispLSI1032E-125LT100器件，双击右侧的CompileDesign栏，进行器件适配。该过程结束后会生成用于下载的JEDEC文件demo.jed。II.Verilog
