原创：VHDL verilog 互相调用的例子.doc

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1、给两个例子，一个是VHDL做顶层调用verilog一个是verilog做顶层调用VHDLVHDL调用verilog：modulesync_block#(parameterINITIALISE=2'b00)(inputclk,//clocktobesync'edtoinputdata_in,//Datatobe'synced'outputdata_out//synceddata);//VHDentitydcm_resetisport(ref_reset:instd_logic;--Synchronousresetinref_clkdomainre

2、f_clk:instd_logic;--Reliablereferenceclockofknownfrequency(125MHz)dcm_locked:instd_logic;--TheDCMlockedsignaldcm_reset:outstd_logic--TheresetsignalwhichshouldbeconnectedtotheDCM);enddcm_reset;componentsync_blockport(clk:instd_logic;--clocktobesync'edtodata_in:instd_logic;--D

3、atatobe'synced'data_out:outstd_logic--synceddata);endcomponent;dcm_locked_sync_tx:sync_blockportmap(clk=>ref_clk,data_in=>dcm_locked,data_out=>dcm_locked_sync);verilog调用VHDL：（目标还是上述VHDL模块）modulegmii_if(……）;dcm_resetrx_dcm_reset(.ref_reset(tx_reset),.ref_clk(tx_clk),.dcm_lock

4、ed(dcm_locked),.dcm_reset(reset_200ms));