VHDL与Verilog中的同步和异步复位.doc

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1、这两种复位方式的区别主要看是否需要时钟的参与：异步复位不需要时钟的参与，只要复位信号一有效就立即执行复位操作；同步信号需要时钟参与，只有当时钟有效沿来时，复位信号才有效。同步复位的最大好处是有效防止复位信号的毛刺引起的误复位操作，只要毛刺不在时钟有效沿附近出现，就不会影响电路正常工作；而若是异步复位，其复位信号的毛刺会立即引起电路复位。异步复位可以在没有时钟的情况下完成复位，所以可以使电路在上电的时候完成对系统的复位，而且异步复位所消耗的资源比同步复位少。一般的，只要能保证复位信号的稳定，我们建议使用异步

2、复位。我们看一下同步和异步复位在VHDL和Verilog下的实现细节：VHDL:PROCESS(clk,reset)—同步复位BEGINIf(rising_edge(clk))thenIf(reset=’1’)then—复位信号在时钟有效沿下进行判断--执行复位操作Endif;Endif;ENDPROCESS(clk,reset)—异步复位BEGINIf(reset=’1’)then—复位信号在不需要在时钟有效沿下进行判断--执行复位操作elsif(rising_edge(clk))then……….End

3、if;ENDVerilog：always@(posedgeclkorposedgereset)//异步复位，在敏感信号里加复位信号if(reset)begin//执行复位操作endelsebegin……endalways@（posedgeclk）//同步复位，在敏感信号不用加复位信号if(reset)begin//执行复位操作endelsebegin……end