一种用FPGA实现的基于AHA4524的TPC译码器.doc

一种用FPGA实现的基于AHA4524的TPC译码器.doc

ID:58999916

大小:439.50 KB

页数:6页

时间:2020-09-16

一种用FPGA实现的基于AHA4524的TPC译码器.doc_第1页
一种用FPGA实现的基于AHA4524的TPC译码器.doc_第2页
一种用FPGA实现的基于AHA4524的TPC译码器.doc_第3页
一种用FPGA实现的基于AHA4524的TPC译码器.doc_第4页
一种用FPGA实现的基于AHA4524的TPC译码器.doc_第5页
资源描述:

《一种用FPGA实现的基于AHA4524的TPC译码器.doc》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、一种用FPGA实现的基于AHA4524的TPC译码器一.引言1993年C.Berrou等人提出了turbo码。这种码字通过将软输入软输出(SISO)迭代译码算法应用于卷积码,性能上可以逼近香农(Shannon)限。但由于其译码算法复杂度高,不易于硬件实现,影响了turbo码的实际应用。1994年RM.Pyndiah把迭代译码算法应用于分组乘积码,发明了turbo乘积码(TurboProductCodes,TPC)。TPC在性能上逼近turbo卷积码,硬件实现却相对简单。而且TPC在高码率情况下性能优异,在接近信道容量时仍可保持良好的性能,

2、具有较强的抗衰落,抗干扰能力,在信道条件较差的通信系统中有很好的应用前景。目前在卫星通信中应用广泛。AHA4524是ComtechAHA公司开发的一款优秀的TPC编译码器,它有以下特点:(1)单片集成独立的编码器和译码器,可选择全双工或半双工作模式。(2)支持的码率从0.25到0.97,支持2D码,3D码,截短码及增强TPC。block长度从64比特到4096比特。(3)支持最长达4bit软判决数据并行输入。(4)内部pll可支持低频率的系统时钟。(5)有总线模式和同步模式可供选择,方便和DSP的串口和总线兼容。(6)最高支持95M的数据

3、输入速率。(7)可选的32bit的CRC校验,16bit的伪随机扰码器,螺旋交织模块。(8)支持子码类型:扩展汉明码和单奇偶校验。二.TPC结构及常用译码算法2.1TPC结构TPC是将软输入软输出(SISO)迭代译码算法应用于分组乘积码的一种码字。二维乘积码先对行向量进行分组码编码,然后再对列向量进行分组码编码,原理图及结构图如下图所示:图一乘积码编码原理图图二2DTPC结构在实际的卫星通信中使用的TPC,除了2维TPC外还有3维TPC,子码有扩展汉明码或单奇偶码。实际使用中码字前均含有同步字。下面就是一个卫星通信中实际使用的2DTPC:

4、图三卫星通信中2DTPC上图所示的TPC去同步后为46*64矩阵,为(64,57)*(46,39)2维TPC,子码为扩展汉明码。2.2TPC常用译码算法简介TPC采用迭代的SISO译码算法。常用的算法有软输出chase算法,SISOCyclic-2PML算法等。其中SISOCyclic-2PML(软输入软输出循环2伪最大似然)算法采用扩展汉明码作为子码。与Chase算法相比,性能相仿,译码过程却相对简单。本文将对其作简要介绍。最大似然译码算法是一种最优的译码算法。考虑AWGN信道条件下,BPSK调制方式,二进制比特流采用{0à-1,1à+

5、1}的映射,信道中传输的为C[n,k,dh]二进制分组码。最大似然译码算法即是找到最佳码字使其与接收的码字欧几里德距离最小,将其译为发送码字。最大似然译码算法适用于短码,对于长码运算量太大。伪最大似然译码算法(PML)采用DM值作为相关值度量方法,译码性能有所降低,但运算量却大幅度下降,是一种次最优译码算法。方法如下:设接收向量为;其可信度向量为;,i=1,2…n;将接收向量硬判并进行代数译码得到中心码字∈C。采用DM值;作为最大相关值码字的度量,其中是中心码字与第L个码字第i个分量的异或值。DM值最小值对应的码字即为最大相关值的码字,译

6、码算法将其译为发送码字。SISOCyclic-2PML算法以PML算法为基础,利用循环码的特性,建立搜索空间时只考虑距离中心码字最近的码字,即可信度值最小和次最小码字中与中心码字相应符号不同的码字,因此得到的搜索空间为PML算法空间的一个子集,进一步简化了复杂度。三.基于4524的译码器设计3.1译码器结构图AHA公司的译码芯片AHA4524需要通过微处理器进行工作方式的配置,并按时序进行寄存器配置及数据的输入,同时之前还要对解调后IQ数据进行去相位模糊和去同步的处理。因此我们选用Xilinx的FPGA配合4524进行译码。译码器结构如下

7、图:图四TPC译码器结构图译码器采用xilinx的FPGA:spartan3-2000进行逻辑设计。解调出来的IQ两路数据连同时钟送入FPGA后,经过去相位模糊,TPC同步,TPC帧结构处理后产生去同步的软判block数据,然后配置4524,将数据按时序送入4524,并将译码后的时钟和数据送入FPGA,处理后输出。由于AHA4524不支持连续译码,且芯片数据输入时钟(40M)远高于去相位模糊后软数据输入时钟(19.2k—4Mpbs),因此需要进行速率匹配,这部分放在“TPC帧结构处理模块”,采用异步FIFO实现。3.2AHA4524控制逻

8、辑4524控制逻辑负责芯片的工作方式,配置寄存器,并将软输入的数据按时序送入4524。3.2.1工作方式选择4524有总线和同步两种工作模式,这里选用同步模式(因为同步模式的时序比较严格)。解

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。