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时间:2019-03-20
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1、基于FPGA的高速LDPC-CC译码器的设计与实现王贵波2016年1月中图分类号:TN911.2UDC分类号:621.3基于FPGA的高速LDPC-CC译码器的设计与实现作者姓名王贵波学院名称信息与电子学院指导教师武楠副教授答辩委员会主席王华教授申请学位级别工学硕士学科专业信息与通信工程学位授予单位北京理工大学论文答辩日期2016年1月DesignandImplementationofHigh-speedLDPCConvolutionalCodeDecoderBasedonFPGACandidateName:WangGui
2、boSchoolorDepartment:InformationandElectronicsFacultyMentor:AssociateProf.WuNanChair,ThesisCommittee:Prof.WangHuaDegreeApplied:MasterofEngineeringMajor:InformationandCommunicationEngineeringDegreeby:BeijingInstituteofTechnologyTheDateofDefence:Jan,2016研究成果声明本人郑重声明
3、:所提交的学位论文是我本人在指导教师的指导下进行的研究工作获得的研究成果。尽我所知,文中除特别标注和致谢的地方外,学位论文中不包含其他人已经发表或撰写过的研究成果,也不包含为获得北京理工大学或其它教育机构的学位或证书所使用过的材料。与我一同工作的合作者对此研究工作所做的任何贡献均已在学位论文中作了明确的说明并表示了谢意。特此申明。签名:日期:北京理工大学硕士学位论文摘要低密度奇偶校验(LDPC)码是一种性能卓越的纠错码,近年来以其逼近Shannon限的纠错性能、低复杂度的译码算法和高并行度的硬件实现架构,引起了学术界的广泛
4、关注。低密度奇偶校验卷积码(LDPC-CC)是LDPC码的卷积版本,近年来以其独特的特性逐渐引起人们的关注。本论文从理论分析和硬件实现两方面对LDPC-CC进行了研究,并最终完成了基于FPGA的LDPC-CC译码器设计与实现。本文首先简单介绍了LDPC-CC的基本编码算法,阐述了LDPC-CC的编码结尾方案,提出了可行的编码器实现结构。其次,简单介绍了常用的几种软判决译码算法,分析了不同消息传递机制的性能,仿真了不同量化方案、码长等对性能的影响。然后,本文给出了译码器的整体硬件实现结构,阐述了消息存储方案中的切割技术和折叠
5、技术,对寄存器和存储器部分进行了重分配,提出了改进的存储方案,并提出了一种新的时序策略,使得存储器资源在原有基础上减少了一半。最后,采用自顶向下的设计方法,在Kintex-7FPGA上实现了译码器,布局布线后时钟频率可达200MHz,在18次迭代条件下信息吞吐量最高可达400Mbps,实测的译码性能损失小于0.1dB,能够满足系统要求。关键词:LDPC-CC;编码算法;译码器;消息存储方案;FPGAI北京理工大学硕士学位论文AbstractLowDensityParityCheck(LDPC)isakindofcodewi
6、thexcellentperformance,whichhasattractedtremendousattentioninacademiccirclesbasedonitsnear-Shannonlimiterrorcorrectionperformance,lowcomplexitydecodingalgorithm,andhighparallelismhardwareimplementationarchitecture.LowDensityParityCheckConvolutionalCode(LDPC-CC)isa
7、convolutionalversionofLDPCcodesthatdrawsalotofattentionforthecharacteristicsnotfoundinLDPCcodesrecently.Inthispaper,deepstudiesofLDPC-CCareperformedbasedonitstheoreticalanalysisandhardwareimplementationrespectively,andeventuallycompletethedesignandimplementationof
8、LDPC-CCdecoderbasedonFPGA.Inthispaper,wefirstlyintroducethebasicencodingalgorithmanddescribetheterminationofLDPC-CC.Moreover,afeasiblestructureoftheenco
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