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时间：2020-09-22
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1、实验三：四选一数据选择器设计一、实验目的掌握Verilog语言中的case语句、if-else语句。二、四选一数据选择器原理电路功能表及其电路图如下：电路功能表D0D1YMux4-1A1D2D3A0A1A0Y00D001D110D211D3三、程序四、仿真结果四、实验总结通过本次实验我掌握Verilog语言中的case语句、if-else语句的应用，实验中有时候自己遇到了困难，同桌很积极的帮我解决了问题。让我体验到了合作的快乐，并且我也能更加自如的运用quartusII软件，对以后的实验也更加有兴趣。
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