数字IC设计流程.ppt

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1、模拟?数字?OR数字IC设计流程数字IC设计流程确定项目需求制定芯片的具体指标系统级设计用系统建模语言对各个模块描述前端设计RTL设计、RTL仿真、硬件原型验证、电路综合后端设计版图设计、物理验证、后仿真等具体指标物理指标制作工艺裸片面积封装性能指标速度功耗功能指标功能描述接口定义前端设计与后端设计数字前端设计（front-end）以生成可以布局布线的网表(Netlist)为终点。数字后端设计（back-end）以生成可以可以送交foundry进行流片的GDS2文件为终点。术语：tape-out—提交最终GDS2文件做加工；Foundry—芯片代工厂，如中芯国际。。。算法模型c/matlab

2、codeRTLHDLvhdl/verilogNETLISTverilogStandcelllibraryLAYOUTGDSII对功能，时序，制造参数进行检查TAPE-OUT综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图数字IC设计流程前端设计(RTLtoNetlist)RTL（RegisterTransferLevel）设计利用硬件描述语言，如verilog，对电路以寄存器之间的传输为基础进行描述综合：将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系，可以

3、用一张表来表示，称为门级网表（Netlist）。STA（StaticTimingAnalysis，静态时序分析）：套用特定的时序模型（TimingModel），针对特定电路分析其是否违反设计者给定的时序限制（TimingConstraint）RTLCode风格代码检查功能仿真逻辑综合成功？综合后仿真成功？STA成功？代码修改约束修改NNNNetlist后端整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。。。前端工具仿真和验证QUATURSIICadence的Incisive：就是大家最常用的nc_ve

4、rilog,nc_sim,nc_lauch,verilog-xl的集合。综合Synopsys的DCCadence的RTLCompliler号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC.BuildGates：与DC同期推出的综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用。启动命令：bg_shell–gui&后端设计（NetlisttoLayout）APR:AutoPlaceandRoute,自动布局布线ExtractRC:提取延时信息DRC：DesignRuleCheck，设计规则检查。LVS：LayoutVersusSchematic，版图电路图一致性检查。A

5、RPExtratRCSTA成功？DRC成功？LVS成功？NN后仿真NetlistLayoutEditNAPR(AutoPlaceAndRoute,自动布局布线)芯片布图（RAM,ROM等的摆放、芯片供电网络配置、I/OPAD摆放）标准单元的布局时钟树综合布线DFM（DesignForManufacturing)布局布线主要是通过EDA工具来完成的APR工具工具APRSynopsysASTROCadenceEncounter布局布线流程IO，电源和地的布置指定平面布置图电源的规划电源布线布线ENCOUTER布局布线设计流程1、登录服务器，进入终端，输入：encounter，进入socencou

6、nter2、调入门级网表和库网表文件：bin/accu_synth.v约束文件：bin/accu.sdc时序库：hjtc18_ff.libhjtc18_ss.libhjtc18_tt.libIO约束文件：bin/accu.ioImportdesign3、在advanced的power里添加VDDGND4、布图规划floorplan一开始有默认值，但我们需要对自动布局的结果进来手工调整。Floorplan→specifyFloorplan我们需要芯片具体的尺寸要求改变里面的数值。将Ratio(H/W)改为1将coreutilization改为0.5将coretoleft/right/top/b

7、ottom改为105、creatpowerring在power里选择powerplaning→addrings会弹出addring对话框6、placementplace→standardcells然后place→placeFlipI/O7、Routeroute→nanoroute得到最后的布线图时钟树综合时钟树和复位树综合为什么要放在APR时再做呢？时钟树综合的目的：低skew低clocklatencyDFM