《ic设计流程》ppt课件

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1、邓军勇djy@xiyou.edu.cn029-85383437EDA工具概述与Linux系统操作数字IC设计的流程流程算法设计（AlgorithmOptimization）RTL设计（RTLDesign）综合（Synthesis）后端设计（Back-endDesign）版图后仿真（Post-layoutSimulation）测试（Test）需求分析（Requirement）结构设计(ArchitectureExploration)RTL验证（RTLVerification）门级验证（Gate-levelVerification）电路参

2、数提取（CircuitExtraction）生产（Manufacture）数据形式与工具Matlab，C/C++SC/SV/C/C++VHDL，VerilogSystemVerilog，e综合数据库SystemVerilog，e后端数据库SystemVerilog，eCadenceSPWSynopsysCoCentric文本编辑器SynopsysLeda/AtrentaSpyGlassVCS/VSS/NC/QuestasimSynopsysDC、PTCadencePKS/BuildGatesMAGMABlastRTLVCS/VSS、N

3、C、QuestaSimSynopsysAstro、ICCHercules，JupiterdpStar-RCxt，PrimePower/powercompilerPT、formality，LEC逻辑物理主流EDA工具系统级验证工具代码质量分析工具仿真与数字纠错工具逻辑综合工具静态时序分析工具形式化验证工具P&R工具物理验证工具版本管理工具代码质量分析工具代码质量分析用于进行RTL级的设计规则检查，分析RTL代码是否能够适应后续的流程，检查包括状态机的分析、竞争和冒险检查、设计重用、综合与可测性以及用户自定义的检查等。代码质量分析工具有：

4、Synopsys的LEDAAtrenta的SpyGlass仿真与数字纠错工具仿真工具有很多，如Cadence的NC、Synopsys的VCS/VSS、Mentor的Modelsim（新版本为QuestaSim）等，都是功能强大的仿真工具。数字纠错工具主要有SpringSoft的Debussy（新版本为Verdi）。逻辑综合工具逻辑综合用于完成电路从RTL级描述到门级网表的转换。通常使用的EDA工具包括Synopsys公司的DesignCompilerTM、Cadence公司的BuildGates®（原属AmbitDesign，后被Ca

5、dence收购）和EncounterRTLCompiler、Magma公司的TalusRTL等。目前DC可称作ASIC业界最流行的综合工具和实际标准静态时序分析工具静态时序分析技术是一种穷尽分析方法，可以提取整个电路的所有时序路径，且不依赖于激励，运行速度很快，占用内存很少，适合进行超大规模的片上系统电路的验证，可以节省多达20%的设计时间，但是静态时序分析存在的问题在于不了解电路的动态行为。Synopsys公司的PrimeTime是一种具有签收品质（sign-offquality）的STA工具。形式化验证工具形式化验证方法不需要仿真

6、向量，通过数学方法比价实现与参考是否等价。将形式化验证和静态时序分析这两种静态验证方法结合起来，可以大大提高验证效率。Synopsys的Formality是高性能、高速度的全芯片形式验证与等效性检查工具。Cadence的VerplexLogicEquivalenceChecker也是享誉业界的逻辑等价性验证工具。Mentor的FormalPro等。P&R工具物理设计工具主要包括平面布局工具、布局布线工具等。物理设计工具主要有：Cadence的SoCEncounter、DesignPlanner、CT-Gen，Synopsys的Astr

7、o（新版本为ICCompiler），Magma的BlastFusion等。物理验证工具物理验证工具包括设计规则检查、寄生参数提取等工具主要有：Synopsys的Star-RCXT、HerculesCadence的Assura、Dracula、DivaMentor的Calibre功耗分析工具功耗越来月成为设计者关注的重点。Synopsys公司的PowerCompiler提供简便的功耗优化能力，能够自动将设计的功耗最小化，提供综合前的功耗预估能力，让设计者可以更好的规划功耗分布，在短时间内完成低功耗设计。PowerCompiler嵌入De

8、signCompiler/PhysicalCompiler之上，是业界唯一的可以同时优化时序、功耗和面积的综合工具。版本管理工具在芯片开发流程中，文档、代码、网表、工具配置脚本、工艺库甚至EDA工具本身都在不断变更，版本