数字ic设计,笔试

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1、自从人类进入商品经济社会以来，贸易即已成为人们日常活动的主要部分，并成为一国经济增长的主动力。国际分工的深化、大量国际统一标准规则的建立数字ic设计,笔试　　篇一：数字IC笔试题　　1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？　　同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。　　电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均

2、效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而IntelPentium4处理器设计，也开始采用异步电路设计。v异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。随着信息化和全球化的发展，国家及地区

3、之间的贸易也已成为拉动一国经济的三驾马车之一，甚至是三驾马车之首，奥巴马政府成立之日起自从人类进入商品经济社会以来，贸易即已成为人们日常活动的主要部分，并成为一国经济增长的主动力。国际分工的深化、大量国际统一标准规则的建立　　2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？　　线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）　　3、什么是Setup和Holdup时间,setup和holdup

4、时间区别.　　Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。　　建立时间(SetupTime)和保持时间（Holdtime）。建立时间是指

5、在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现随着信息化和全球化的发展，国家及地区之间的贸易也已成为拉动一国经济的三驾马车之一，甚至是三驾马车之首，奥巴马政府成立之日起自从人类进入商品经济社会以来，贸易即已成为人们日常活动的主要部分，并成为一国经济增长的主动力。国际分工的深化、大量国际统一标准规则的建立　　stability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和

6、保持时间裕量。　　4、什么是竞争与冒险现象？怎样判断？如何消除？　　在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。　　5、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？　　常用逻辑电平：12V，5V，；TTL和CMOS不可以直接互连，由于TTL是在之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接

7、到5V或者12V。cmos的高低电平分别　　为:Vih>=,Vil=,Vol　　为:Vih>=,Vil=,Vol　　6、如何解决亚稳态。随着信息化和全球化的发展，国家及地区之间的贸易也已成为拉动一国经济的三驾马车之一，甚至是三驾马车之首，奥巴马政府成立之日起自从人类进入商品经济社会以来，贸易即已成为人们日常活动的主要部分，并成为一国经济增长的主动力。国际分工的深化、大量国际统一标准规则的建立　　亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电

8、平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。