数字逻辑设计及应用教学英文课件:Lec09 Chap 4.ppt

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1、1DigitalLogicDesignandApplication Lecture#09TimingHazardsChap.4SummaryUESTC,Spring201324.4TimingHazardsSteady-stateBehavior&TransientBehaviorHazard(冒险)数字电路中在某瞬间可能出现非预期信号的现象,也就是违背真值表规定的逻辑电平的情况,冒险也可以看成为一种过渡现象,一种干扰。AA’AFFglitch当一个信号通过两条或两条以上路径去影响输出逻辑值,但由于各个路径延时

2、不同而造成的作用时间之差称为竞争,输出信号出现的险象正是这两条路径竞争的结果。34.5.1StaticHazardsStatic1-HazardsStatic0-HazardsIn“AND-OR”circuitsInsomeconditions,theoutputmaybewrittenasF=B+B’Insomeconditions,theoutputmaybewrittenasF=B·B’In“OR-AND”circuitsAstatichazards(静态冒险)isthepossibilityofanout

3、putproducingaglitchwhenitisexpectedsteady.如果输入信号变化前后稳定状态输出的逻辑值相同,而在转换瞬间出现尖脉冲,称为静态冒险。411G2=BG1=B’54.5.2FindingStaticHazardsUsingMapsZXY00011110011111Thestatichazardcanbedetectedbystudyingtheadjacent“circle”.Anditcanbeeliminatedbyaddingconsensusterm.F=X·Z’+Y·Z+

4、X·YIfX=1andY=1,thenF=Z’+ZStatic1-Hazards+16ABCD000111100001111011111111114.5.2FindingStaticHazardsUsingMapsIfcostisnotaproblem,abrute-forcemethodofobtainingahazard-freerealizationistousethecompletesum.OtherwaystoeliminateStaticHazards电路稳定后加入取样脉冲,在取样脉冲作用期间输出的信

5、号才有效,可以避免毛刺影响输出波形。7OtherwaystoeliminateStaticHazards输出端加小电容在对输出波形边沿要求不高时,可在输出端加一个滤波电容,以滤除毛刺信号,但是将会使输出信号的边沿变坏。89Chapter4Summary4.1SwitchingAlgebraAxioms&TheoremsComplementandDualityCompleteisanotherdiscriptionforthesamelogicproblemDualityistotallyanotherfuncti

6、onStandardRepresentationsofLogicFunctionsProductterm,SumofProductsSumterm,ProductofSumsNormalterm,MintermandMaxtermCanonicalSum(Product)10Chapter4BriefSummary4.2Combinational-CircuitAnalysisLogicdiagramformaldescriptionofthefunctionexhaustive(truthtable)vs.a

7、lgebraic(expressions)Simplification,byaxiomsandtheorems4.3Combinational-CircuitSynthesisformaldescriptionlogicdiagramMinimization,byK-map4.5TimingHazards11Example:designaprime-numberdetector4-bitinput,N3N2N1N0rowN3N2N1N0F0000001000112001013001114010005010116

8、011007011118100009100101010100110011112110001311011141110015111101213ReducenumberofgatesandgateinputsUsingtheoremX·Y+X·Y’=XUsingK-map111111114prime-numberdetector15Real-WorldLogicDesignLo

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