《数字逻辑设计与VHDL语言》课程实验教学大纲.doc

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1、《数字逻辑设计与VHDL语言》课程实验教学大纲一、制定实验教学大纲的依据根据本校《2004级本科指导性培养计划》和《数字逻辑设计与VHDL语言》课程教学大纲制定。二、本课程实验教学在培养实验能力中的地位和作用《数字逻辑设计与VHDL语言》课程在电子信息类专业教学计划中,是一门重要的专业技术基础课。其主要任务是使学生获得可编程逻辑器件（PLD）的原理、硬件描述语言及其开发软件等方面的知识及应用技能。实验课是本课程重要的教学环节,其目的是通过具体的上机操作使学生掌握可编程逻辑器件（PLD）、硬件描述语言—

2、—VerilogHDL及其开发软件的应用，接受基本实验技能的训练，提高学生的动手能力和分析、解决问题的能力。三、本课程应讲授的基本实验理论可编程逻辑器件原理及MAX+PLUSⅡ软件的应用。四、应达到的实验能力标准1、掌握MAX+PLUSⅡ软件的图形输入法。2、掌握MAX+PLUSⅡ软件的文本输入法。3、学会用MAX+PLUSⅡ软件对设计输入进行编译、模拟、仿真。五、学时、教学文件学时：本课程总学时为40学时,其中实验为10学时,占总学时的25%。教学文件：校编《数字逻辑设计与VHDL语言实验指导书》实

3、验报告学生自拟。要求学生实验前预习实验指导书，并写出预习报告。指导教师应概述实验的原理、方法及设备使用等，具体步骤和实际数据处理由学生独立完成。六、实验考核办法与成绩评定实验课成绩占本课程总成绩20%。对无故缺实验者，本门课程实验成绩以零分计。七、仪器设备及注意事项仪器设备：PC机及其应用软件MAX+PLUSⅡ注意事项：注意保护设备八、实验项目的设置及学时分配序号实验项目学时性质要求适用专业1用图形输入法设计4位乘法器2验证必做电技2对设计的4位乘法器进行编译、模拟、仿真。2验证必做电技3用文本输入法

4、设计4位乘法器2验证必做电技4用VerilogHDL设计模为60的BCD码加法计数器2验证必做电技5用图形输入法或文本输入法设计一个模为24的加法计数器2设计必做电技制定人：王水鱼审核人：张志禹批准人：马剑平制定日期：