数字电路与逻辑设计第4次实验 vhdl

数字电路与逻辑设计第4次实验 vhdl

ID:18916588

大小:414.50 KB

页数:12页

时间:2018-09-26

数字电路与逻辑设计第4次实验 vhdl_第1页
数字电路与逻辑设计第4次实验 vhdl_第2页
数字电路与逻辑设计第4次实验 vhdl_第3页
数字电路与逻辑设计第4次实验 vhdl_第4页
数字电路与逻辑设计第4次实验 vhdl_第5页
资源描述:

《数字电路与逻辑设计第4次实验 vhdl》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、北京邮电大学实验报告实验名称:数码管扫描显示控制器设计与实现学院:信息与通信工程学院班级:2012211105姓名:许春超学号:2012210137日期:2014.5.29一.实验目的1.掌握VHDL语言的语法规范,掌握时序电路描述方法2.掌握多个数码管动态扫描显示的原理及设计方法二.实验所用仪器及元器件1.计算机2.直流稳压电源3.数字系统与逻辑设计实验开发板三.实验任务要求1.用VHDL语言设计并实现六个数码管串行扫描电路,要求同时显示0,1,2,3,4,5这六个不同的数字图形到六个数码管上,仿真下载验证其功能

2、。2.用VHDL语言设计并实现六个数码管滚动显示电路。(选作一个)I.循环滚动,始终点亮6个数码管,左出右进。状态为:012345-123450-234501-345012-450123-501234-012345II.向左滚动,用全灭的数码管充右边,直至全部变灭,然后再依次从右边一个一个地点亮。状态为:012345-12345X-2345XX-345XXX-45XXXX-5XXXXX-XXXXXX-XXXXX0-XXXX01-XXX012-XX0123-X01234-012345,其中’X’表示数码管不显示。四.

3、实验设计思路及VHDL代码实现波形图(1)实验原理:为使得输入控制电路简单且易于实现,采用动态扫描的方式实现设计要求。动态扫描显示需要由两组信号来控制:一组是字段输出口输出的字形代码,用来控制显示的字形,称为段码;另一组是位输出口输出的控制信号,用来选择第几位数码管工作,称为位码。各位数码管的段线并联,段码的输出对各位数码管来说都是相同的。因此在同一时刻如果各位数码管的位选线都处于选通状态的话,6位数码管将显示相同的字符。若要各位数码管能够显示出与本位相应的字符,就必须采用扫描显示方式,即在某一时刻,只让某一位的位

4、选线处于导通状态,而其它各位的位选线处于关闭状态。同时,段线上输出相应位要显示字符的字型码。这样在同一时刻,只有选通的那一位显示出字符,而其它各位则是熄灭的,如此循环下去,就可以使各位数码管显示出将要显示的字符。虽然这些字符是在不同时刻出现的,而且同一时刻,只有一位显示,其它各位熄灭,但由于数码管具有余辉特性和人眼有视觉暂留现象,只要每位数码管显示间隔足够短,给人眼的视觉印象就会是连续稳定地显示。总之,多个数码管动态扫描显示,是将所有数码管的相同段并联在一起,通过选通信号分时控制各个数码管的公共端,循环一次点亮多个

5、数码管,并利用人眼的视觉暂留现象,只要扫描的频率大于50Hz,将看不到闪烁现象。6个数码管则需要50*6=300Hz以上才能看到持续稳定点亮的现象。实验题目一.1.设计思路及框图设计时序电路,输入时钟经过一个分频器,产生2kHz的扫描信号作为时钟,驱动计数器工作。选用模值为6的计数器,通过一个3线至6线译码器,产生段码,依次控制6个LED的亮灭,使得某一时刻有且仅有一个LED点亮,同时产生对应的,将点亮的LED数码管赋值显示为相应的数码予以显示。由于扫描频率较高,6位LED数码管序列将显示持续稳定的0至5的数码。数

6、码译码管模6计数器2k分频器Count(5)seg7clkclk_tmp…………count(0)seg1实验设计思路框图2.对应的VHDL代码如下:注:事前准备的2k分频代码:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydiv2kisport(clk_in:instd_logic;clk_out:outstd_logic);end;architectureaofdiv2kissignalcnt:integer

7、range0to999;signalclk_tmp:std_logic;beginprocess(clk_in)beginif(clk_in'eventandclk_in='1')thenif(cnt=999)thencnt<=0;clk_tmp<=notclk_tmp;elsecnt<=cnt+1;endif;endif;endprocess;clk_out<=clk_tmp;end;实现代码:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_uns

8、igned.all;entitystandisport(clk:instd_logic;cat:outstd_logic_vector(5downto0);S:outstd_logic_vector(6downto0));end;architecturestand1ofstandiscomponentdiv2kport(clk_in:instd_logic;

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。