数字电路与逻辑设计实验1

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1、Quartus2原理图输入法设计1实验名称和任务要求实验名称：Quartus2原理图输入法设计。实验目的：1熟悉用Quartus2原理图输入法进行电路设计和仿真。2熟悉实验板的使用。实验内容：1用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。2用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关（SW1~SW3）作为输入，发光二极管（LD1~LD2）作为输出。3用D触发器设计一个四位可以自启动的环形计数器，仿真验证其功能，并下载到实验板测试。2设计思路和过程（1）半加器的设计：

2、通过对半加器的逻辑功能的分析可以知道，半加器完成2进制加法并有进位功能，因此使用与门和异或门即可完成逻辑功能。打开Quartus2并创建工程文件后，添加与门和异或门，2个输入端，2个输出端，并连线，即完成半加器的电路设计。（2）全加器的设计：通过对全加器的逻辑功能的分析可以知道，全加器完成带有后位进位的2进制加法并向前进位，因此用（1）中的2个半加器和一个或门就可以完成该逻辑功能。即完成3个2进制数的相加，一个半加器的其中一个输入端借另一个的S输出端，该半加器的S输出端即为全加器的S输出端。2个半加器的CO进位端进行或运算后的输出即为全加器的CO输出。（3）

3、环形计数器的设计：通过对环形计数器的逻辑功能的分析可以知道，该环形计数器完成4位循环计数，并可以自启动。因此需要4个D触发器，4个D触发器依次想连并且第一第二第三个D触发器的输出进行或非运算后接入第一个D触发器的输入端，即可完成自启动的计数功能，CP时钟脉冲接入每个触发器即完成电路设计。3实验原理图半加器原理图全加器原理图环形计数器原理图4仿真波形图半加器仿真波形全加器仿真波形环形计数器仿真波形5仿真波形图分析。（1）半加器仿真波形分析：当半加器的2个输入端都输入0时，即P=Q=0时，S=0，进位端CO=0.当半加器2个输入端有一个为1时。即P=1,Q=0或

4、P=0,Q=1时，S=1，进位端CO=0.当半加器2个输入端都为1时，即P=Q=1时，S=0，进位端进位，CO=1.（2）全加器仿真波形分析：当全加器2个输入端都为0时，即A=B=0时，若低位进位输入CI=0，则S=0，进位输出端CP=0。若低位进位输入CI=1，则S=1，进位输出端CP=0.当全加器2个输入端有一个为1时，即A=0，B=1或A=1B=0时，若低位进位输入CI=0，则S=1，进位输出端CP=0。若低位进位输入CI=1，则S=0，进位输出端CP=1.当全加器2个输入端都为1时，即A=B=时，若低位进位输入CI=0，则S=0，进位输出端CP=1。

5、若低位进位输入CI=1，则S=1，进位输出端CP=1.（3）环形计数器仿真波形分析：当输入时钟脉冲信号发生变化时，4个输入端依次输出高电平，并在一轮完成后重新开始。（4）仿真波形图中的毛刺现象是由于冒险造成的。6故障及问题分析遇到的故障：在做完环形计数器后，把50Hz分频器加入后无法编译。问题分析：由于没有把50Hz分频器的模板加入到工程中去，所以在编译的时候会找不到该设备，导致无法编译，后把该模块加入到环形计数器的工程中，可以编译。7总结和结论这次实验首先使我了解并初步学会了如何使用Quartus2这一软件工具。其次加深了对课堂上学习到的知识的理解，学会了

6、如何独立完成数字电路的设计。在实验中遇到的问题和困难，在克服这些困难的过程中，不仅学习到了知识和方法，更加重要的是学习到的是锲而不舍的精神和气度。通过对电路板的设计和使用也使我初步了解了可编程器件的一些知识。对以后的学习有极大的帮助。