专用集成电路实验报告.doc

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1、专用集成电路实验报告组合逻辑电路特性姓名：学号：班级：指导老师：一、实验目的1.理解CMOS复杂逻辑门的综合过程及其特性。2.理解加法器的结构。二、实验内容1)利用对偶原理综合CMOS互补门，功能为：，简述综合过程，画出三极管级原理图。2)一个1bit全加器的逻辑表达式为：，；A、B为加法输入，Ci为进位输入，S为和输出，Co为进位输出；为异或操作，+为或操作，为与操作。a)画出2bit全加器的门级原理图；b)通过调整输入的不同位置，下列电路能够实现AND、OR、XOR及其非逻辑的功能，图中的三极管为NMOS。使用多个下列电路实现2bit全加器，画出三极管级原

2、理图。3)设使用0.25um工艺，NMOS管的尺寸为L=0.250um，W=0.375um；PMOS管的尺寸为L=0.250um，W=1.125um。对实验内容1和2的电路进行spice仿真。调整实验内容1的器件尺寸和电源电压，观察门的延时；观察和理解实验内容2中加法器的进位延时。三、实验步骤及过程：1）图1OrCAD画出的三极管级原理图2)A）图22bit全加器的门级原理图B)差分传输管逻辑的与和与非逻辑：图3与门（与非门）差分传输管逻辑的或和或非逻辑：图4或门（或非门）差分传输管逻辑的异或和异或非：图5异或门（异或非门）总的2bit全加器的原理图：图6差分

3、传输管构成的2bit全加器3）A、调节实验内容1的器件尺寸和电源电压，观察门的延时。这里设定A0为pulse信号，A1为2.5V，其余都为0V，则Y的输出与A0反向，输出波形应该类似于反相器。图3.1输入和输出波形Measure输出文件：$DATA1SOURCE='HSPICE'VERSION='U-2003.09'.TITLE'*dai56_1object't1dlayt2dlaytemperalter#6.580e-116.900e-1125.00001.0000t1dlay为输出端下降沿与输出端上升沿的50%——50%延时。t2dlay为输出端上升沿与输

4、出端下降沿的50%——50%延时。程序（网表文件）：*dai56_1object.lib'cmos25_level49.txt'TT.optionspost=2Vccpvcc0dc2.5VVA1A10dc2.5VVB0B00dc0VVB1B10dc0VVC1C10dc0VVinA00pulse(0V2.5V0ps0ps0ps500ps1000ps)mA01A0GNDGNDNMOSL=0.25uW=0.375umB02B0GNDGNDNMOSL=0.25uW=0.375umC03C0GNDGNDNMOSL=0.25uW=0.375umA13A111NMOSL=0

5、.25uW=0.375umB13B122NMOSL=0.25uW=0.375umA0p5A0pvccpvccPMOSL=0.25uW=1.125umA1p5A1pvccpvccPMOSL=0.25uW=1.125umB0p4BO55PMOSL=0.25uW=1.125umB1p4B155PMOSL=0.25uW=1.125umC0p3CO44PMOSL=0.25uW=1.125u.measuretrant1dlaytrigV(a0)val=1.25Vtd=0fall=2+targV(3)val=1.25Vtd=0rise=2.measuretrant2dlay

6、trigV(a0)val=1.25Vtd=0rise=2+targV(3)val=1.25Vtd=0fall=2.tran1ps3ns.probeVinV(3).end接下来调整电源电压，观察门的延时：VCC=1.5V图3.2VCC=1.5V时的输出波形Measure输出文件：$DATA1SOURCE='HSPICE'VERSION='U-2003.09'.TITLE'*dai56_1object't1dlayt2dlaytemperalter#1.239e-103.85e-1125.00001.0000Vcc=1V图3.3VCC=1V时的输出波形Measur

7、e输出文件：$DATA1SOURCE='HSPICE'VERSION='U-2003.09'.TITLE'*dai56_1object't1dlayt2dlaytemperalter#2.682e-102.35e-1125.00001.0000观察结论：当电源电压降低时，门的延时增加。需要特别注意的是measure语句编写时，需要根据输出波形的电压值改变阈值。改变三极管尺寸，观察门的延时：Pmos的沟道宽度Wa)PMOS管均为W=1.125um；b)PMOS管均为W=1.875um；c)PMOS管均为W=3.000um；图3.4改变Pmos的沟道宽度的输出波形

8、Measure文件：$DATA1SOU