大规模专用集成电路实验报告

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1、基于FPGA芯片的函数发生器大规模专用集成电路实验报告——基于FPGA芯片的函数发生器35--基于FPGA芯片的函数发生器基于FPGA芯片的函数发生器1系统总体设计方案及实现方法1.1任意波形发生器基本功能和技术指标1.1.1基本功能本论文设计的任意波形发生器所要实现的基本功能：(1)输出波形的种类：正弦波、方波、三角波、锯齿波、脉冲波、手绘任意波形、任意公式波形。(2)输出波形每一通道的频率、幅值、偏置都可以由用户调节，并且可以设置多个通道信号之间的相位差。(3)编辑波形的方式有：设置参数、输入

2、公式、手工绘制通信波特率的全部功能在PC机上实现。此外根据研制开发具有产生任意周期信号的智能型信号发生器的协议规定，我们研制该仪器应具有的功能有图形显示和RS232接口功能，键盘式输入功能，菜单式选择周期波形种类等功能。除了通过上位机软件来设置波形参数外，还可以通按键来本地设置波形参数。LCD字符型液晶显示器，用来显示一些参数和运行状态。1.1.2技术指标(1)最大输出频率：25MHz。(2)频率分辨率：0.1Hz(3)存储深度：4K/通道(4)输出幅度：Vpp为12V(5)幅值分辨率：16位(6

3、)接口：UART接口和USB接口35--基于FPGA芯片的函数发生器1.2系统总的设计方案和实现原理整个系统由两大部分组成：智能函数发生器和PC机软件系统。二者的通信接口采用了UART。波形发生器实现的功能有：对仪器各部分的初始化、接收上位机的波形数据、数据处理，人机交互等。主要的模块有：微处理器、波形存储器、地址发生器、频率合成器、地址选择器、译码电路、低通滤波器、偏置电路、驱动电路等。PC端软件系统实现的功能有：图形化的人机界面，波形数据的编辑、波形的打开和保存、系统控制及通信波特率的控制等。

4、图1.1系统总体方案图整个系统具体实现方式，首先是在Altera公司CycloneⅡ系列FPGA上构建一个基于NiosⅡ的SOPC系统，完成系统控制、DDS信号发生和与PC机通讯等功能；PC端软件由LabVIEW编程实现，完成图形用户界面(GUI)、编辑产生波形数据、频率控制和与片上系统通讯等功能。D/A转换完成将片上系统数字输出转换为模拟输出。滤波电路主要实现运放、滤波和幅度控制的功能；外接键盘实现对系统参数的设置和控制，LCD液晶模块用来指示系统运行状态。系统的核心是SOPC片上系统，具体结构

5、图如图1.2所示：35--基于FPGA芯片的函数发生器图1.2函数发生器固件原理图如图所示，实线框中的部分是在FPGA中构建的SOPC片上系统。实线框外表示的是外部设备。1.2.1外部设备外部设备包括外部扩展存储器，按键，RS232接口，LCD，外部时钟和D/A转换器件等。外部存储器包括4M的串行配置芯片，用来存储硬件配置文件。4Mbytes的FLASH，作为程序存储器。8Mbytes的SDRAM作为数据存储器。LCD为1602的字符型液晶显示器，用来显示系统参数和运行状态。除了通过上位机软件来设

6、置波形参数外，还可以通按键来本地设置波形参数。外部时钟由50MHZ的有源晶振来提供。35--基于FPGA芯片的函数发生器1.2.2片上系统片上系统由FPGA内部生成，是一个基于NiosⅡ的SOPC系统，包括NiosⅡ模块、DDS模块、PLL等模块。(1)处理器模块处理器模块通过在SOPCBuilder中调用IP库组件实现，主要由NiosⅡCPU、UART接口、SDRAM控制器、FLASH控制器和PIO接口等组成。处理器模块对DDS模块的控制和对片上RAM模块的读写都通过PIO接口实现。(2)DDS

7、模块DDS模块是整个系统工作的核心，信号的产生和调制均由该部分来完成。DDS模块包含相位累加器、幅度调制器、波形存储ROM和D/A控制器等几个部分。该模块通过VHDL语言直接编程，用于完成频率控制字的相位累加和截断输出，从而实现波形数据的输出和频率调制功能。(3)PLL模块PLL模块的作用是消除时钟输入焊盘和器件内部时钟输入引脚间的畸变。并自动地调整时钟延迟单元。保证到达内部触发器的时钟边沿与到达时钟输入端的时钟边沿严格同步，这一闭环系统有效地消除了时钟传输延迟。其次PLL可以有效的滤掉时钟中的毛

8、刺，对外部时钟有很好的提纯作用。另外通常用于调整SDRAM控制器内核与SDRAM芯片之间的时钟相位差。PLL另外一个重要的作用是对外部时钟分频和倍频。2智能函数发生器SOPC片上系统的设计2.1片上系统各部分的实现35--基于FPGA芯片的函数发生器NiosII系统设计中，适当的将一些组件设计成主端口，可以绕过CPU对从外设直接发起数据传输，这种工作方式类似于DMA，可以很大的减轻CPU的负担并提高系统的效率。DDS组件负责按指定频率和指定模式对波形RAM进行寻址，它实际担当的角色