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时间:2020-06-28
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1、基于VHDL的数字式竞赛抢答器的设计与实现指导教师:主讲:同组成员:班级:08级电子信息工程4班设计概述抢答器作为一种电子产品,早已广泛应用于各种智力竞赛和知识竞赛场合,是竞赛问答中一种常用的必备装置电路结构形式多种多样。抢答器的设计方案颇多,本设计采用的是基于VHDL语言的设计。利用VHDL语言,编写设计源代码,在QuartusII6.0软件进行编译仿真。这种设计方案,可以直观的体现出各模块之间的连接功能以及每一个子模块单独工作时的状态。目录设计要求1设计平台描述2系统设计方案3模块设计4总结5致谢61、设计一个可容纳四组参赛的数字式
2、抢答器,每组设一个按钮供抢答使用。抢答器具有第一信号鉴别和所存的功能,使除第一抢答者外的按钮不起作用;设置一个主持人“复位”按钮,主持人复位后,第一信号鉴别锁存电路得到信号后,用指示灯显示抢答组别,扬声器发出2~3秒的音响。2、设置犯规电路,对提前抢答和超时答题(例如3min)的组别鸣笛示警,并由组别显示电路显出出犯规组别。3、设置一个计分电路,每组开始预置10分,由主持人记分,答对一次加1分答错一次减1分。设计要求设计平台描述VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescr
3、iptionLanguage.VHDL主要用于描述数字系统的结构,行为,功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL设计平台描述QuartusII6.0软件是Altera公司最新版本的EDA开发软件,QuartusII开发软件为可编程片上系统设计提供了一个完整的设计环境。无论是使用个人电脑、NUIX或Linux工作站,QuartusII都提供了方便设计、快速编译处理以及编程功能。QuartusII6.0VHDL系统设计方案模块设计1抢答鉴别锁存模块模块LOCK
4、CLEARCLKWARNS1S0S2S3STOPLED(3)-LED(0)STATES(3)_STATES(0)在这个模块中主要实现抢答过程中的抢的功能,并且能够实现当有一路抢答按键按下时,该路抢答信号将其余各按键信号封锁的功能。模块设计2计分模块CLKCLEARADDSUBCHOOSE(3)-CHOOSE(0)aa0(3)-aa0(0)aa1(3)-aa1(0)cc0(3)-cc0(0)bb0(3)-bb0(0)bb1(3)-bb1(0)cc1(3)-cc1(0)dd0(3)-dd0(0)dd1(3)-dd1(0)本模块主要实现题目中
5、的最后一个要求。设置一个计分电路,每组开始预置10分,由主持人记分,答对一次加1分,答错一次减1分。SCORE模块设计3报警模块(1)CLEARWARNSOUNDALARM(2)CLEARWARNS3S2S1S0LED(3)-LED(0)在这个模块中主要实现抢答过程中的报警功能具有犯规设置电路对提前抢答和超时抢答者,则报警并显示组别。FOUL模块设计4译码模块INSTATES(3)-INSTATES(0)QOUT(6)-QOUT(0)将抢答过程中锁存的BCD码转换成7段码用于LED的显示。CODE模块设计5定时模块CLKWARNCLEA
6、RCOUNTHIGH(3)-HIGH(0)LOW(3)-LOW(0)STOP这个模块中主要实现抢答过程中的计时功能,在抢答开始后进行N秒的倒计时.模块设计6动态显示aa0(3)-aa0(0)aa1(3)-aa1(0)dd0(3)-dd0(0)bb1(3)-bb1(0)cc1(3)-cc1(0)cc0(3)-cc0(0)dd1(3)-dd1(0)bb0(3)-bb0(0)choose(3)-choose(0)yy0(3)-yy0(0)MUX18yy1(3)-yy1(0)即扫描显示功能。在初始状态时,各组计分给出一个固定的值并将它扫描显示在
7、屏幕上,当计分或者要显示的数据发生变化时,再次扫描并显示出来。总结本设计使用VHDL语言,对抢答器的每一个模块进行分析、设计、编译,并在QUARTUSII6.0软件的支持下,对其进行仿真。从认识、学习QUARTUSII6.0原理到调试,历经理论----实践----理论的反复学习、实践过程,将书本的知识应用到了实际中,我体会到了做项目所应具备的知识和能力以及学有所成的时快乐。通过这次设计,我加深了对VHDL的了解。致谢在此,我衷心的感谢我的指导老师刘老师。刘老师认真负责的工作态度,严谨的治学作风和不断进取的科研精神给了我深刻的影响。无论是
8、在理论指导上还是在设计条件上倾尽全心给我们最大的支持,在设计遇到困难的时候,老师和我一起找原因,想办法,解决问题。在她的倾心指导下,我得到了很大的提高,这对于我以后的工作和学习都是种巨大的财富。值此论文完成
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