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时间:2020-06-19
《习题5 时序逻辑电路分析与设计 数电 含答案.doc》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、习题5时序逻辑电路分析与设计数字电子技术[题5.1]分析图题5.1所示电路的逻辑功能。并画出电路在输入端X收到序列为10110100时的时序图。解:首先从电路图写出它的驱动方程:将上式代入D触发器的特性方程后得到电路的状态方程:电路的输出方程为:1/10/00/00/00/01/01/01/000011011Q2Q1X/Y根据状态方程和输出方程画出的状态转换图如下图示:所以,电路的功能是可重叠111序列检测器。当X收到10110100时的时序图是:XQ1Q2Y[题5.2]分析图题5.2所示电路的逻辑功能。并画出电路在连续的时钟脉冲作用下
2、的时序图。ZQ11DC1X1DC1CPQ2图题5.1图题5.21JC11KZQ2CP1JC11KQ1解:首先从电路图写出它的驱动方程:将上式代入D触发器的特性方程后得到电路的状态方程:电路的输出方程为:根据状态方程和输出方程画出的状态转换图如下图示:Q1Q2Z所以,电路的功能是模3记数器。[题5.3]试画出“1011”不可重叠序列检测器的原始状态图和原始状态表。当输入信号X依序收到1011时,输出Z为1,否则Z为0。例如:当X=0101101101100,则Z=0000100000100。1/10/00/01/00/01/00/01/0
3、S0S1S2S3S40/01/0解:原始状态图如下所示:原始状态表如下所示:0QnQn+1/ZX1S1S2S3S0S4Qn+1/ZS0/0S2/0S0/0S2/0S0/0S1/0S1/0S3/0S0/1S1/0[题5.4]试画出“1001”可重叠序列检测器的原始状态图和原始状态表。该电路在输入端X依序收到1001时,输出Z为1。且若Z=1,则仅当收到输入信号为0,输出信号Z才变为0,否则保持为1。例如:当X=0100111011001001,则Z=0000111000001001。1/10/01/01/01/00/00/0S0S1S2S
4、3S40/01/00/0解:原始状态图如下所示:原始状态表如下所示:0QnQn+1/ZX1S1S2S3S0S4Qn+1/ZS0/0S2/0S3/0S0/0S2/0S1/0S1/0S1/0S4/1S1/0[题5.5]若设计一个同步时序电路,每输入四位数码,电路恢复初态。在四位数码中,如果有且仅有三个1,则输出Z=1,否则Z=0。要求画出该电路的状态转换图和状态表,并作状态化简。[题5.6]用观察法化简表题5.6(1)、(2)所示的原始状态表。表题5.6(1)状态表10SnSn+1/YX1S0S1S2S3S2/0S2/0S0/0S0/1S1
5、/1S0/1S3/1S2/1表题5.6(2)状态表20SnSn+1/YX1ABCDB/0C/0C/0E/0C/0EA/1A/0B/0D/1D/0解:(1)由题意知:S0与S1等价所以,化简后结果是:0SnSn+1/YX1S0S2S3S2/0S0/0S0/1S0/1S3/1S2/1(2)由题意知:A与D等价,B与E等价所以,化简后结果是:0SnSn+1/YX1ABCB/0C/0C/0A/1A/0B/074161ETEPLd11D0﹥CPCLRD1D2D3Q0Q1Q2Q3CPD0D1D2D3D4D5D6D7A0A1A21进位输出[题5.11
6、]用4位二进制同步计数器74161和8选1数据选择器设计一个能够产生11100并循环的序列信号发生器。解:
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