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时间:2020-06-06
《实验指导书-专用集成电路.doc》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库。
1、实验一 EDA软件实验实验性质:验证性实验级别:必做开课单位:信息与通信工程学院通信工程系学时:2学时一、实验目的:1、了解QuartusII软件的功能。2、初步掌握QuartusII的VHDL输入方法。3、掌握QuartusII编译、功能仿真和时序仿真。4、掌握QuartusII管脚分配、综合与实现、数据流下载方法。5、了解所编电路器件资源的消耗情况。二、实验器材:计算机、QuartusII软件三、实验内容:本实验以8位二进制加法器为例,在QuartusII软件平台上完成设计电路的VHDL文本输入,编辑,编译,仿真,关键分配和编程下载等操作。下载芯片选择Alter
2、a公司的FLEX10K系列的EPF10K10LC84-3器件。四、实验步骤:1、8位加法器的VHDL源程序的输入在QuartusII环境下,执行“file”的“NewProjectWizard”命令,为8位加法器建立设计项目。项目名称为adder8.点击下一步,出现选择芯片对话框,我们选择FLEX10K系列的EPF10K10LC84-3器件作为仿真芯片点击下一步,选择默认选项,点击finish完成设置。在QuartusII环境下,执行“file”的“New”命令,在弹出的编辑文件类型对话框中,选择“VHDLFile”,点击ok进入QuartusII文本编辑方式,在文
3、本框中编辑输入8位加法器的VHDL源程序,如下图所示:8位加法器的VHDL源程序如下:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;--******************ENTITYadder8ISPORT(CIN:ININTEGERRANGE0TO1;A:ININTEGERRANGE0TO255;B:ININTEGERRANGE0TO255;SUM:OUTINTEGERRANGE0TO255;COUNT:OUTIN
4、TEGERRANGE0TO1);ENDadder8;--***************ARCHITECTUREA_adder8OFadder8ISSIGNALSINT:INTEGERRANGE0TO511;BEGINSINT<=A+B+CIN;SUM<=SINTWHENSINT<=255ELSESINT-256;COUNT<=0WHENSINT<=255ELSE1;ENDA_adder8;在VHDL源程序中,A和B是两个8位二进制输入信号,CIN是低位进位输入信号,SUM是8位加数之和的输出信号,COUT是向高位进位的输出信号。2、设计文件存盘与编译完成程序编辑后,
5、以adder8.vhd为文件名将8位加法器的VHDL源程序设计文件保存在工程目录中,*.vhd表示VHDL文本文件。在QuartusII环境下,执行“Processing”的“startCompilation”命令,或者在主窗口上直接单击“startCompilation”按钮,对adder8.vhd设计文件进行编译。如果输入无语法错误的话,编译完成后的结果如下图所示:结果中给出了所设计的程序占选用芯片的资源情况,adder8所占用的EPF10K10LC84-3芯片宏单元的2%,占用引脚数为44%,没有用存储单元。3、仿真设计文件程序编译完成后,重新执行“file”
6、的“New”命令,在弹出的编辑文件类型对话框中,选择“otherfile”中的“VectorWaveformFile”,点击“ok”。在弹出的新对话框中单击右键,选择“InsertNodeorBus”命令,在所弹出的对话框中点击“NodeFinder”命令点击“list”命令,点击“ok”,给所要仿真的输入信号赋初值,现给A的值为32,B为2,CIN为0。波形文件编辑结束后,以adder8.vwf为文件名将波形文件保存在工作目录中。波形文件存盘后,执行执行“Processing”的“startSimulation”命令,8位加法器电路的仿真波形如图所示:4、引脚分配
7、执行“Assignments”菜单中的“PinPlanner”命令,为芯片进行引脚分配,如下图所示:5、编程下载完成引脚锁定操作后,再次对设计文件进行编译,排查错误并生成编程下载文件,执行QuartusII主窗口“Tools”菜单下的“Programmer”命令,设置编程方式为ByteBlasterMV方式,并将“JTAG”模式更改为“PassiveSerial”模式。用并行电缆将开发实验平台与计算机的并口接在一起,执行QuartusII的“StartProgramming”命令,将8位加法器设计文件下载到EPF10K10LC84-3目标芯片中,硬件验证8位加法
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