《EDA技术与应用》A卷及答案.doc

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1、汕头大学成人教育学院二0一0年春季学期期末考试试卷试卷编号：A卷闭卷课程名称：《EDA技术与应用》班级专业：姓名：学号:一、填空题（20分,每小题1分）1.VHDL的中文名称是__超高速集成电路硬件描述语言_____________。2.用EDA技术进行电子系统设计的目标是最终完成asic________的设计与实现。3.可编程器件分为fpga__和_cpld______。4.标准逻辑位数据类型常用的数值有_1__、__0_、_z__等。5.在VHDL语言中可以使用的数据类型有：_位____、__标准逻辑位__________、___布尔_____。6.完整的条件语句将产生_组合_____

2、__电路，不完整的条件语句将产生__时序______电路。7.信号的赋值符号为<=___变量的赋值符号为=___。8.随着EDA技术的不断完善与成熟，___自顶向下______的设计方法更多的被应用于VHDL设计当中。9.EDA设计过程中的仿真有三种，它们是___行为_____仿真、_逻辑______仿真和__时序____仿真。10.目前国际上较大的PLD器件制造公司有__altera________和___xilinx______公司。二、简答题（20分,每小题4分）1、与HDL文本输入法相比较，原理图输入法有何优点？72、写出结构体的一般语言格式并说明其作用3、信号和变量的区别？4、写

3、出PROCESS语句结构的一般表达格式。5、写出五种以上的VHDL的预定义数据类型。三、程序注解（20分,每空1分）libraryieee;__________useieee.std_logic_1164.all;_____________ENTITYaa1is__________port(a,b,s:inbit;_______________________________7endaa1;___________________________architectureoneofaa1is_________y<=awhens='0'elseb;____________________endo

4、ne;_____________________________________逻辑功能：____________________________signals1:bit;_________________________begin________________________________process(clk，d)_______________________beginif(clk=‘1’)_____________________________then______________________________________s1<=d;____________________

5、____________endif;_________________________________q<=s1;_____________________________endprocess;___________________________endbo;__________________________逻辑功能：__________________四、VHDL语言编程题（1、2小题10分，3小题20分）1、编写一个D触发器的硬件描述语言程序，要求实现上升沿触发。72．设计一个带有复位控制端和时钟使能控制端的10进制计数器。3、下图是4选1多路选择器，试分别用IF_THEN语句或CA

6、SE语句的表达方式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。7《EDA技术与应用》A卷答案：一、填空题（20分,每小题1分）1、超高速集成电路硬件描述语言2、ASIC3、FPGA和CPLD。4、‘1’、‘0’、‘z’5、位、标准逻辑位、布尔。6、组合，时序7、<==。8、自顶向下9、行为、逻辑和时序10、Altera和Xilinx二、简答题（20分,每小题4分）1、与HDL文本输

7、入法相比较，原理图输入法有何优点？①设计者不需增加新的相关知识，如HDL等。②输入方法与用protel作图相似，设计过程形象直观，适合初学者入门。③对于较小的电路模型，其结构与实际电路十分接近，设计者易于把握电路全局（适合设计小型数字电路）。④设计方式接近于底层电路布局，因此易于控制逻辑资源的耗用，节省面积。2、写出结构体的一般语言格式并说明其作用ARCHITECTURE结构体名OF实体名IS[说明语句]BEGIN[功能