南邮集成电路与CAD实验报告3-2-张长春.docx

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1、《集成电路与CAD》课程实验第3次实验报告实验名称：VerilogHDL设计与仿真实验目的：1.熟悉NC软件2.掌握Verilog程序编译3.掌握CADEDNCE基本使用，进行HDL程序设计与仿真概述：1.Verilog的主要应用包括：ASIC和FPGA工程师编写可综合的RTL代码高抽象级系统仿真进行系统结构开发测试工程师用于编写各种层次的测试程序用于ASIC和FPGA单元或更高层次的模块的模型开硬件描述语言（HDL:HardwareDescriptionLanguage)2.VerilogHDL的抽象级别行为级：有关行为和技术指标模块，容易理解RTL级：有关逻辑执行步骤的模

2、块，较难理解门级：有关逻辑部件互相连接的模块，很难理解开关级：有关物理形状和布局参数的模块，非常难理解本次实验包含行为级仿真和门级verilog仿真实验内容与结果分析：1，Verilog代码：16位加法器modulecount(out,clk,rst);//源程序inputclk,rst;//指定输入output[3:0]out;//指定输出reg[3:0]out;//out为4位reg型initialout=4'd0;//初始，输出为0always@(posedgeclkornegedgerst)//always块beginif(!rst)out=4'd0;//如果rst信

3、号为0输出为0else//否则开始下面beginout=out+4'd1;//out=out+1if(out==4'd16)out=4'd0;如果输出为16，归0endendendmodule实验心得：VerilogHDL语言的很多功能可以通过c语言的思想方法去理解，这样感觉这门语言的学习难度就有所下降。通过上面的例子可以看到:VerilogHDL程序是由模块构成的。模块是可以进行层次嵌套的。正因为如此,才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能,最后通过顶层模块调用子模块来实现整体功能。每个模块要进行端口定义,并说明输入输出口,然后对模块的功能进行行为逻辑

4、描述。VerilogHDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。除了endmodule语句外,每个语句和数据定义的最后必须有分号。感觉自己已经初步掌握这门语言了。