欢迎来到天天文库
浏览记录
ID：55038948
大小：616.59 KB
页数：5页
时间：2020-04-26
《南邮集成电路与CAD实验报告3-张长春.docx》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、《集成电路与CAD》课程实验第3次实验报告实验名称：VerilogHDL程序仿真实验目的：1，掌握模拟集成电路的基本设计流程2，掌握CADEDNCE基本使用3，学习物理层版图的设计基础实验原理：设计数字系统的基本方法：硬件描述语言（HDL:HardwareDescriptionLanguage)、电路图Verilog可以在三种抽象级上进行描述：1.行为级2.RTL级/功能级3.结构级/门级左侧为前端设计，本次实验包含行为级仿真和门级verilog仿真实验内容与结果分析：1，Verilog代码：16位加法器modulecount(out,clk,rst);//
2、源程序inputclk,rst;//指定输入output[3:0]out;//指定输出reg[3:0]out;//out为4位reg型initialout=4'd0;//初始，输出为0always@(posedgeclkornegedgerst)//always块beginif(!rst)out=4'd0;//如果rst信号为0输出为0else//否则开始下面beginout=out+4'd1;//out=out+1if(out==4'd16)out=4'd0;如果输出为16，归0endendendmodule实验分析：数字电路相比起模拟电路，更多需要考虑的
3、是集成度，速度和功耗，噪声容限。因此，大规模的电路处理不能通过人工的方式来完成，而要通过计算机辅助。很多步骤自动生成，因此，网表文件能够节约大量的时间使得效率提高。前端设计也就变得代码化。
此文档下载收益归作者所有
