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时间:2020-04-14
《基于FPGA的Camera Link输出编码设计-论文.pdf》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、第30卷第2期液晶与显示Vo1.3ONO.22015年4月ChineseJournalofLiquidCrystalsandDisplaysADr.2015文章编号:1007—2780(2015)02026906基于FPGA的CameraLink输出编码设计刘彪,王建立,吕耀文。,曹景太(1.中国科学院长春光学精密机械与物理研究所,吉林长春130033;2.中国科学院大学,北京100049)摘要:为了CameraLink摄像机的小型化和集成化,设计并实现了基于FPGA的CameraLink接口的编码输出功能。输出编码分为3个步骤:首先,完成
2、图像像素数据到CameraLinkPORT的映射;其次,根据DS90CR287的数据编码要求对PORT数据和同步时钟信号进行编码;最后,通过FIFO和并串转换功能模块完成图像数据和时钟编码信号的LVDS信号输出。使用ModelSim软件,对像素时钟为40MHz的BASE模式进行了仿真,同时在实物实验中,完成了像素时钟为40MHz的FULL模式的实验,通过以上两方面实验验证了设计的CameraLink输出编码方案的正确性和可行性。提出的编码方案稳定可靠,可以应用于不同模式下的CameraLink编码输出,具有很高的灵活性和应用价值。关键词:输
3、出编码;CameraLink;FPGA;摄像机中图分类号:TP391文献标识码:Adoi:l0.3788/YJYXS20153002.0269DesignofcameralinkoutputencodingbasedonFPGALIUBiao,弘。WANGJian—li,LVYao—wen,CAOJing—tai(1.ChangchunInstituteofOptics,FineMechanicsandPhysics,ChineseAcademyofScience,Changchun130033,China;2.UniversityofCh
4、ineseAcademyofSciences,Beijing100049,China)Abstract:InordertominiaturizeandintegrateCameraLinkcamera,anoutput—encodingfunctionbasedonCameraLinkinterfacewasdesignedandimplemented.Theimplementationisdividedintothreesteps:firstly,mappingimagepixeldatatotheCameraLinkPORT;secon
5、dly,encodingthePORTdataandsynchronousclocksignalaccordingtothedatacodingrequirementsofDS90CR287;fi—na11v。completingtheLVDSoutputwhichcontainstheimagedataandclocksignalthroughFIFOandparalle1一to—serialconversionmodule.TheBASEmodelthatthepixelclockiS40MHzwasemulatedu—singMode
6、lSim,atthesametime,theFULLmodelthatthepixelclockis40MHzwasexperimented.TheexDerimentalresultsdemonstratethecorrectnessandfeasibilityoftheCameraLinkoutputenco—dingscheme.Theproposedcodingschemeisstableandreliable,itcanbeusedindifferentmodes,withhighflexibilityandpracticabil
7、ity.Keywords:outputencoding;cameralink;FPGA;videocamera收稿日期:20140715;修订日期:201407—31*通信联系人,E—mail:liubiao@aliyun.corn第2期刘彪,等:基于FPGA的CameraLink输出编码设计271clports(2)<一chan2(7downto0);unsigned(6downtoO):—一其中,cl—ports信号对应于portA\B\C,chansignalclbits:tclbits:一(others一>———0,chanl,ch
8、an(others一>~0));__2为8_bit像素数据信号。比特分配:l\厂clbits(0)<一clports(1)(0)&clPravi6usCvck’Nextcvcle
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