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《eda实验 4位十进制的频率计设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、EDA实验报告实验三、4位十进制的频率计设计一、实验目的1、设计4位十进制频率计，学习较复杂的数字系统设计方法，熟悉对QuartusII软件的使用。2、用4位十进制计数器对用户输入时钟UCLK进行记数二、实验原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期作准备。这3个信号可以由一个测频控制信号发生器产生下图中的TESTCTL，它的设计要求是：TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器
2、CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是：显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。4位十进制频率计设计的原理框图四、实验步骤及结果五、1破解软件2、新建工程3、程序输入及编译新建文件并输入程序并进行编译。实验VHDL程序代码：L
3、IBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYEX10ISPORT(clk1Hz:INSTD_LOGIC;--1Hzclockuclk:INSTD_LOGIC;--userclockinputled0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);led1:OUTSTD_LOGIC_VECTOR(3DOWNTO0);led2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);led3:OUTSTD_LOGIC_VECTOR(3DOW
4、NTO0);p_cnt_en:OUTSTD_LOGIC;--IO01p_rst_cnt:OUTSTD_LOGIC;--IO00p_load:OUTSTD_LOGIC--IO02);ENDEX10;ARCHITECTUREbehvOFEX10ISCOMPONENTcnt10PORT(clk:INSTD_LOGIC;rst:INSTD_LOGIC;ena:INSTD_LOGIC;outy:OUTSTD_LOGIC_VECTOR(3DOWNTO0);cout:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTreg4bPORT(load:IN
5、STD_LOGIC;din:INSTD_LOGIC_VECTOR(3DOWNTO0);dout:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;COMPONENTtestctlPORT(clkk:INSTD_LOGIC;cnt_en:OUTSTD_LOGIC;rst_cnt:OUTSTD_LOGIC;load:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALcnt_en:STD_LOGIC;SIGNALrst_cnt:STD_LOGIC;SIGNALload:STD_LOGIC;SIGNALdout0
6、,dout1,dout2,dout3:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALcout0,cout1,cout2,cout3:STD_LOGIC;BEGINp_cnt_en<=cnt_en;p_rst_cnt<=rst_cnt;p_load<=load;u_testctl:testctlPORTMAP(clkk=>clk1Hz,cnt_en=>cnt_en,rst_cnt=>rst_cnt,load=>load);u_cnt10_0:cnt10PORTMAP(clk=>uclk,rst=>rst_cnt,ena=>cnt_en,ou
7、ty=>dout0,cout=>cout0);u_cnt10_1:cnt10PORTMAP(clk=>cout0,rst=>rst_cnt,ena=>cnt_en,outy=>dout1,cout=>cout1);u_cnt10_2:cnt10PORTMAP(clk=>cout1,rst=>rst_cnt,ena=>cnt_en,outy=>dout2,cout=>cout2);u_cnt10_3:cnt10PORTMAP(clk=>cout2,rst=>rst_cnt,ena=>cnt_en,outy=>dout3,cout=>cout3);u_reg4b
8、_0:reg4bPORTMAP(load=>load
