eda实验2位十进制

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1、实验名称：2位十进制频率计实验目的：设计2位十进制频率计，学习较复杂的数字系统设计方法。实验内容：源程序1.十进制libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk,rst,en:instd_logic;dout:outstd_logic_vector(3downto0));endcnt10;architecturebehavofcnt10isbeginprocess(clk,rst,en)variableq:std_logic_vector(3dow

2、nto0);beginifrst='0'thenq:=(others=>'0');elseif(clk'eventandclk='1')thenifen='1'thenifq<9thenq:=q+1;elseq:="0000";endif;endif;endif;endif;dout<=q;endprocess;endbehav;模拟图形：1.测控计libraryIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitychekongisport(CLK:instd_logic;EN,RST,Load:

3、outstd_logic);endchekong;architecturebehavofchekongissignalCLK2:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thenCLK2<=notclk2;endif;endprocess;process(clk,clk2)beginifclk='0'andclk2='0'thenrst<='1';elserst<='0';endif;endprocess;Load<=notCLK2;EN<=CLK2;endbehav;模拟图：3.寄存器libraryieee;usei

4、eee.std_logic_1164.all;entityjicunqiisport(clk:instd_logic;din:instd_logic_vector(3downto0);dout:outstd_logic_vector(3downto0));endjicunqi;architecturebehavofjicunqiisbeginprocess(clk,din)beginifclk'eventandclk='1'thendout<=din;endif;endprocess;endbehav;模拟图频率计框图：分析：根据频率的定义和频率测量的基本原理，测定信号的频率必须有

5、一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清0，为下一测频计数周期作好准备。系统正常工作时，脉冲信号发生器输入1Hz的标准信号，经过测频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。补充：由于后续的例话文件不好，所以实验并未做完。