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1、※※※※※※※※※※※※※※※※※※※※※※※※2008级学生EDA课程设计EDA课程设计报告书课题名称4位十进制频率计的设计姓名刘智学号0812201-45院系物理与电信工程系专业电子信息工程指导教师周来秀讲师2011年6月10日一、设计任务及要求：1），设计一个能测量1-9999HZ的四位十进制频率计。2）由四位十进制加法器x4cnt10,锁存器reg16，测频控制信号发生器Tctl和七段译码器显示控制scan_led四大模块构成。3)最后能够显示出频率范围内的任意计数值即频率值。二、指导教师签名：年月日二、指导教师评语：指导教师签名：年月日三、成绩验收
2、盖章年月日4位十进制频率计的设计刘智（湖南城市学院物理与电信工程系电子信息工程专业，湖南益阳，41300）1设计目的1)学习掌握频率计的设计方法。2)掌握动态扫描输出电路的实现方法。3)学习较复杂的数字系统设计方法。2设计的主要内容和要求4位十进制频率计外部接口设计，顶层文件设计，包含4个模块，Tctl，Reg16，scan_led和一个x4cnt10（4个十进制计数器）。3整体设计方案根据频率计的定义和频率测量的基本原理：频率计即是指单位时间1秒内输入脉冲个数并显示出来的电路。因为要显示被测信号的，只要限制计数器的计数过程为一秒则计数器的结果即为被测信号的
3、频率。频率值为：Fx=N，N为一秒内计数器所计脉冲个数。因为是4位十进制频率计计数器是模为9999的十进制加法计数器，可以由4个模为10的十进制计数器级联而成，所以可以显示的频率范围是1-9999HZ。因此，频率计的功能分割成四个模块：计数器，测频控制信号发生器和输出锁存器，。各个模块均用VHDL语言描述 。待测信号的转速必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号，并有为下一测频计数周期作准备的计数器清零信号。这三个信号可以由一个测频控制信号发生器产生。当系统正常工作时，标准信号提供频率为1Hz的输入信号，经
4、过测频控制信号发生器进行信号变换，产生计数信号，将被测信号当做脉冲信号送入计数器模块，计数模块对输入的脉冲个数进行计数数结束后，将计数结果送入锁存器中，保证系统可以稳定显示数据，计数结果能够显示在七段数码显示管上。根据系统设计要求，要实现一个4位十进制数字频率计，则要设计测频控制信号发生器模块tct1、四位十进制加法计数器模块x4cnt10、reg16锁存器模块,七段译码显示模块scan_led其原理框图如下图所示。测频控制信号发生器锁存器七段译码显示器计数器图3.1主控制流程图四位十进制频率计顶层文件源程序如下：libraryieee;useieee.st
5、d_logic_1164.all;useieee.std_logic_unsigned.all;entitydcisport(fin,clk_1hz:instd_logic;ledout:outstd_logic_vector(27downto0));enddc;architectureoneofdciscomponentTct1---Tct1元件声明port(clk:instd_logic;en,rst,load:outstd_logic);endcomponent;componentx4cnt10----x4cnt10元件声明port(clk,rst,e
6、n:instd_logic;q0,q1,q2,q3:outstd_logic_vector(3downto0);cout:outstd_logic);endcomponent;componentreg16---reg16元件声明port(load:instd_logic;di:instd_logic_vector(15downto0);dout:outstd_logic_vector(15downto0));endcomponent;componentscan_led---scan_led元件声明port(din:instd_logic_vector(15d
7、ownto0);sg:outstd_logic_vector(6downto0);bt:outstd_logic_vector(1downto0));endcomponent;signalx,z,f:std_logic;signalh:std_logic_vector(3downto0);signalg0,g1,g2,g3:std_logic_vector(3downto0);signalh0,h1,h2,h3:std_logic_vector(3downto0);signalleds:std_logic_vector(27downto0);begin---
8、元件例化产生电路，完成设计u1:Tct1portma
