数字逻辑实验指导书.doc

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1、数字逻辑实验指导书目录前言1实验一通过3-8译码器实例学习QuartusPrime3实验二4选1多路选择器设计19实验三异步清零和同步使能加法计数器设计21实验四八位七段数码管显示电路的设计23实验五整数分频器的设计26实验六加减法运算器设计29实验七状态机设计32实验八设计七人表决器38实验九设计四人抢答器40实验十可控脉冲发生器的设计43实验一通过3-8译码器实例学习Quartus一、实验目的1、通过简单的3-8译码器的设计,掌握组合逻辑电路的设计方法。2、初步掌握Quartus软件使用方法和设计流程。3、掌握组合逻辑电路的静态测试方法。4、掌握远程云端硬件

2、实验平台的使用。二、实验原理3-8译码器顾名思义三输入，八输出。当输入信号按二进制方式的表示值为N时，标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，即二进制0~7，所以输出端在每种组合中仅有一位为高电平。其真值表下表所示输入输出a[2]a[1]a[0]y7y6y5y4y3y2y1y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000译码器不需要像编码器那样用一个输出端指示输

3、出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，读者自己设计时可以考虑加入39使能输入端时，程序如何设计。一、实验内容本实验通过VHDL实现一个3—8译码器功能模块，通过改变输入a[2..0]的值,从而改变输出y0—y7的数值。实验中信号与管脚连接见下表信号名称FPGAI/O名称功能说明a[0]Pin_P93位输入a[1]Pin_R9a[2]Pin_T9y0Pin_A38位输出y1Pin_B4y2Pin_A4y

4、3Pin_B5y4Pin_A5y5Pin_C6y6Pin_B6y7Pin_A6二、实验步骤下面将通过这个实验，向读者介绍在Quartus软件下项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。（本实验指导书使用QuartusPrime17.139Lite版本）1．建立工程1)选择开始菜单下或者桌面上的Quartus图标，运行Quartus软件，进入下图所示界面。选择软件中的菜单File>New或者界面中的New图标，选择新建NewQuartusPrimeProject，进入新建工程对话框。393）点击NEXT进入工程设定对话框如下图所示。第一个输入框为工程

5、工作文件夹地址输入框，设定好后所有工程相关文件将统一存放在该文件夹下；第二个输入框为工程名输入框；第三个输入框为该工程的顶层文件名输入框。本例中工程文件夹名、工程名、顶层文件名都为decoder38。393）点击NEXT，进入工程类型对话框，选择Emptyproject。4）点击NEXT，进入工程文件对话框。在该界面下我们可以添加工程所需的文件，这里由于是新建工程故不添加任何文件。393）点击NEXT，进入器件选择对话框，这里我们选择Family>CycloneⅣE；Packege>FBGA；Pincount>256然后选择下方芯片EP4CE10F17C8即FP

6、GA平台主芯片。4）点击NEXT进入EDA工具设置对话框，如下图所示，在这里我们将仿真工具设置为ModelSim-Altera，即选择Simulation>ModelSim-Altera>VHDL。393）点击NEXT进入工程信息汇总对话框。该对话框汇总了本工程中所有的设置信息，确认无误后点击NEXT进入工程编辑界面。2、QuartusPrime开发环境简介建立工程后就可以进入QuartusPrime集成开发环境（如下图所示）39从图中可以看出QuartusPrime集成开发环境大致可以分为4个窗口，最左上角为工程管理窗口，包括原代码文件、约束文件和仿真测试文件

7、的管理；左中窗口为工程流程向导，涵盖FPGA开发过程中分析、综合、管脚分配、布局布线及静态时序分析的整个流程；右边主窗口为各种文件和报表的打开窗口；最下方窗口为工程信息框，显示综合过程信息等内容。有了以上基本认识，下面我们就来实现本实验指导书的第一个实验3-8译码器。3、工程实现1）如下图所示，点击菜单File>New，在新建菜单下选择VHDLFile。392）在新建的文件内输入相应的设计代码，代码如下：LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;ENTITYdecoder38ISPORT(a:INstd_logic_vecto

8、r(2DOWNTO0);