基于FPGA的线阵CCD智能图像处理系统研究.pdf

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＇■：；Ｕ：单位代码分类号：１似巧ＴＨ８７８学号：２０１２１１０００６公开：密级．■．＇夺Ａ化乂一乂Ａ々ｉｉｃ．ＴＨｅｆｅｉＵ打ｉｖｅｒｓｉｔｏｆ了ｅｃｈ打ｏｌｏｙｇｙ－Ｉ．硕：ｔ学位论义Ｉ：Ｍ乂ＳＴＥＲＤＥＧＲＥＥＴＨＥＳＩＳ－ｒ．？‘—＇；■？。：：，片？论文题目：基于ＦＰＧＡ的线阵ＣＣＤ智能图像处理系统研究学位类别：学历硕±精離識喔（Ｘ程额域）作若姓名：朱跃＇Ｉｆ贈铭：日綿Ｓ副脈貞４＇完成时间：２０１５年４月＾？，？Ｗ．背人／纖薄潑喔／＇．ｒ１＇＇＼＇：互呼—伽单备為知軒＾ 合肥工业大学学巧硕±学位论文基于ＦＰＧＡ的线阵ＣＣＤ图像处理系统研究作者姓名Ｉ失跃指导教师：觉学明副研究员学科专业：精密化器及机械研巧方向：精密测试技术及化器２０１５年５月 ＡＤｉｓｓｅｒｔａｔｉｏｎＳｕｂｍｉ行ｅｄｆｏｒｔｈｅＤｅｇｒｅｅｏｆＭａｓ１；ｅｒＲｅｓｅａｒｃｈｏｆＬｉｎｅａｒＡｒｒａｙＣＣＤＩｍａｇｅＰｒｏｃｅｓｓｉｎｇＳｓｔｅｍＢａｓｅｄｏｎＦＰＧＡｙＢｙＺｈｕｕｅｙＨｅｆｅｉＵｎｉｖｅｒｓｉｔｏｆＴｅｃｈｎｏｌｏｙｇｙＨｅｆｅｉＲ．，Ａｎｈｕｉ，民ＣｈｉｎａＡｒｉｌ２０１５ｐ， 合肥工业大学本论文经答辩委员会全体委员审查，确认符合合肥工业大学学历硕±学位论文质量要求。答辩委员会签名（工作单位、职称、姓名）主席：合肥工业大学教授１３声委员；合肥合锻机床股份有限公司高级工程师＾合肥工业大学教授Ｌ合肥工业大学教授＾导师：合肥工业大学副研究员１＾＾＾１｜ 学位论文独创性声明本人郑重声明：所呈交的学位论文是本人在导师指导下进行独立硏究工作所取得的成果。据我所知，除了文中特别加Ｗ标注和致谢的内容外，论文中不包含其他人己经发表或撰写过的研究成果，也不包含为获得合肥工业大学或其他教育机构的学位或证书而使用过的材料。对本文成果做出贡献的个人和集体，本人已在论文中作了明确的说明，并表示谢意。学位论文中表达的观点纯属作者本人观点，与合肥工业大学无关。■学位论文作者签名：签名日期：年个月气日学位论文版权使用授权书本学位论文作者完全了解合肥工业大学有关保留、使用学位论文的规定，良Ｐ：除保密期内的涉密学位论文外，学校有权保存并向国家有关部ｎ或机构送交论文的复印件和电子光盘，允许论文被查阅或借阐。本人授权合肥工业大学可Ｗ将本学位论文的全部或部分内容编入有关数据库，允许采用影印、缩印或扫描等复働手段保存、汇编学位论文。（保密的学位论文在解密后适用本授权书）；学位论文作者签名指导教师签名：豕：ｋ签名曰期；啤月签名曰期；月己ｔ叩午户论文作者毕业去向工作单位；－；Ｅｍａｉｌ联系电话：通讯地址；邮政编码； 致谢本论文是在导师的指导下独立完成的，党学明老师作为我的研究生导师，他严谨的治学态度、循循善诱的师长风范令我终生受益。在研巧生学习期间，党老师在科研和生活上给予我很大的帮助，在此向老师表达衷必的感谢。在论文的完成过程中，、同学的帮助得到了许多师长，你们无私的关怀为我一课题的完成提供了诸多帮助，这种乐于奉献的精神也深深地影响了我，在此并向你们表示感谢。一、最后感谢我的家人和朋友，你们直都在默默地关屯我、支持我。作者；朱跃２０１５年３月１５日Ｉ 摘要在航天、军事、工业检测等领域，图像的髙速采集与实时处理具有重要的价值，工业检测对图像传感器提出了较高的要求。线阵ＣＣＤＷ其分辨率高、成本低。Ｄ等优点，适合用于工业现场环境因此，基于线阵ＣＣ图像处理系统在工业现场环境下具有广阔的应用前景。图像处理系统在实际应用中对图像的采集、处理及传输速度提出了新的要求，要求系统的实时性好。现场可编程口阵列（ＦＰＧＡ）作为目前应用最为广泛的一可编程器件之，它具有丰富的遥辑和存储资源，能够实现并行操作和流水线处理等。相比于ＡＲＭ、ＤＳＰ，昨ＧＡ具有处理速度快、可移植性强Ｗ及动态配置灵活等优点，这些特点使得昨ＧＡ非常适合图像处理领域。一ＦＰＧＡ的线阵ＣＣ本文设汁并实现了款基于Ｄ智能图像处理系统。该系统采用东芝公司的线阵ＣＣＤ芯片ＴＣＤ１２０９Ｄ作为图像传感器，采用ＡＤＩ公司的专用图像处理芯片ＡＤ９９４日完成ＣＣＤ输出信号的放大和模／数转换。系统ｙＪｌＡＬＴＥＲＡ公司Ｃｃ、ｙｌｏｎｅＩＶ系列ＦＰＧＡ为核屯，产生模拟前端的驱动信号Ｗ及对外围器件进行控。Ｖｅｒｉｌｏ制利用硬件描述语言ｇ册Ｌ设计了图像数据的采集、图像数据的缓存、ＦＩＦＯ、ＵＳＢ２．０和ＲＳ４８５通信、图像滤波和边缘检测等模块，并通过Ａｌｔｅｒａ提供？的ＱｕａｒｔｕｓＩＩ１３．０开发平台和Ｍｅｎｔｏｒ提供ＭｏｄｅｌｓｉｍＳＥ１０．０对整个系统做前端的仿真验证。测试结果表明，基于ＦＰＧＡ的线阵ＣＣＤ智能图像处理系统可实现图像信号的、、高速采集传输及处理，具有集成度高实时性好、便于移植等优点。图像经过阳ＧＡ预处理么后，不仅有效地抑制了噪声，还增强了图像的边缘信息，更加有助于工业检测。关键词：线阵ＣＣＤ；ＦＰＧＡ；图像预处理；ＳＤＲＡＭＩＩ ＡＢＳＴＲＡＣＴ－－ＨｉｈＳｅｅｄｉｍａｅａｃｑｕｉｓｉｔｉｏｎａｎｄｒｅａｌｔｉｍｅｒｏｃｅｓｓｉｎｈａｖｅａｓｉｎｉｆｉｃａｎｔｖａｌｕｅｉｎｇｐｇｐｇｇａｅｒｏｓｐａｃｅｍ＂ｉｔａｒｙ，ｉｎｄｕｓｔｒｉａｌｉｎｓｐｅｃｔｉｏｎａｎｄｏｔｈｅｒｆｉｅｌｄｓ．Ｉｎｄｕｓｔｒｉａｌｉｎｓｅｃｔｉｏｎｈａｓ，ｐｒａｉｓｅｄａｈｉｇｈｒｅｑｕｉｒｅｍｅｎｔｆｏｒｉｍａｇｅｓｅｎｓｏｒ．ＬｉｎｅａｒａｒｒａｙＣＣＤｉｓｓｕｉｔａｂｌｅｆｏｒｉｎｄｕｓｔｒｉａｌｆｉｅｌｄｅ打ｖｉｒｏｎｍｅｎｔｗｉｔｈｈｉｈｒｅｓｏｌｕｔｉｏ打，ｌｏｗｃｏｓｔａｄｖａｎｔａｅｓ．ｇｇＩｍａｇｅｐｒｏｃｅｓｓｉｎｇｓｙｓｔｅｍｈａｓｎｅｗｒｅｑｕｉｒｅｍｅｎｔｓｆｏｒｔｈｅｓｐｅｅｄｏｆｉｍａｇｅａｃｑｕｉｓｉｔｉｏｎ，ｐｒｏｃｅｓｓｉ打ｇａｎｄｔｒａｎｓｍｉｓｓｉｏｎｉ打ｔｈｅｒａｃｔｉｃａｌａｌｉｃａｔｉｏｎｒｅｕｉｒｅｓａｈｉｒｅｕｉｒｅｍｅｎｔｐｐｐ，ｑｇｈｑ＊ｆｏ－Ｐｔｒｉｅａｌｔｉｍｅｅｒｆｏｒｍａｎｃｅ．ＦｉｅｌｄｒｏｒａｍｍａｂｌｅＧａｅＡｒｒａＦＰＧＡｉｓｃｕｒｒｅｎｔｌｔｈｅｐｇｙ（）ｙｍｏｓｔｗｉｄｅｌｙｕｓｅｄｏｎｅｏｆｐｒｏｇｒａｍｍａｂｌｅｌｏｇｉｃｄｅｖｉｃｅｓ．ＡｌａｒｇｅｎｕｍｂｅｒｏｆｌｏｇｉｃａｎｄｓｔｏｒａｇｅｒｅｓｏｕｒｃｅｓｅｘｉｓｔｉｎＦＰＧＡａｒａｌｌｅｌｏｅｒａｔｉｏ打ａ打ｄｉｅｌｉｎｅｃａｎｂｅｉｍｌｅｍｅｎｔｅｄ，ｐｐｐｐｐｉｎｄｅｓｉｇｎ．ＣｏｍｐａｒｅｄｔｏＡＲＭａｎｄＤＳＰ，ＦＰＧＡｈａｓｍａｎｙａｄｖａｎｔａｇｅｓ，ｓｕｃｈａｓ－ｅｅｒｏｃｓｓａｂＵｔｕｎｖｅｒｓａｈｉｓｄｐｅｉｎｉｉｌｔｒａｎｓｌａｎｔａｔｉｏ打ａｎｄｃａ打ｂｅｄｎａｍｉｃａｌｌｇｈｐｇｙ，ｐｙｙｗ－ｃｏｎｆｉｇｕｒｅｄｉｔｈｆｌｅｘｉｂＵｉｔｙｗｈｉｃｈａｒｅｖｅｒｓｕｉｔａｂｌｅｆｏｒｉｍａｅｒｅａｌｔｉｍｅｒｏｃｅｓｓｉｎ．，ｙｇｐｇＡｌｉｎｅａｒａｒｒａｙＣＣＤｉｎｔｅｌｌｉｇｅｎｔｉｍａｇｅｐｒｏｃｅｓｓｉｎｇｓｙｓｔｅｍｂａｓｅｄｏｎＦＰＧＡｗａｓｄｅｓｉｇ打ｅｄａｎｄｉｍｐｌｅｍｅ打ｔｅｄｉｎｔｈｉｓｔｈｅｓｉｓＪ打ｔｈｅｓｙｓｔｅｍ，ｔｈｅｌｉｎｅａｒａｒｒａｙＣＣＤｃｈｉｐＴＣＤ１２０９ｗｈｉｃｈｉｓｐｒｏｄｕｃｅｄｂｙＴｏｓｈｉｂａＣｏｒｐｏｒａｔｉｏｎｗａｓａｄｏｐｔａｓａｎｉｍａｇｅｓｅｎｓｏｒ，ＡＤＦｓｓｐｅｃｉａｌｉｍａｇｅｐｒｏｃｅｓｓｉｎｇｃｈｉｐＡＤ９９４５ｗａｓｕｓｅｄｆｏｒａｍｐｌｉｆｙｉｎｇａｎｄ＇ａｎａｌｏｇ／ｄｉｉｔａｌ／Ｄｃｏｎｖｅｒｓｉｏ打ｏｆＣＣＤｓｏｕｔｕｔｓｉｎａｌ．ＢｔｈｅＦＰＧＡｃｈｉｆｒｏｍｇ（Ａ）ｐｇｙｐ＇ＡｈｅｒａｓＣｃｌｏｎｅＩＶｓｅｒｉｅｓｉｎａｌｓｆｔｈｅｄｒｉｖｉｎｆｏｒａｎａｌｏｆｏｎｔｅｎｄｎｔｒｏｉｌｉｎｔｈｅ，ｓｏｒｃｏｙｇｇｇ，ｇｐｅｒｉｐｈｅｒａｌｄｅｖｉｃ巧ａｎｄｒｏｃｅｓｓｉｎ化ｅｃｏｌｌｅｃｔｅｄｉｍａｅｓｗｅｉｒｅｅｎｅｒａｔｅｄ．ＭｏｄｕｌｅｓＨｋｅｐｇｇｇ，ｉｍａｅｄａｔａａｃｕｉｓｉｔｉｏ打ｉｍａｅｄａｔａｃａｃｈｅＦＩＦＯＵＳＢ２０ａｎｄ民Ｓ４８５ｃｏｍｍｕｎｉｃａｉｏｎｇ，．ｔｑ，ｇ，，ｉｍａｇｅｆｉｌｔｅｒｉｎｇａｎｄｅｄｇｅｄｅｔｅｃｔｉｏ打，ｈａｄｂｅｅｎｄｅｓｉｇｎｅｄｗｉｔｈｈａｒｄｗａｒｅｄｅｓｃｒｉｐｔｉｏｎｌａｎｅＶｅｒａｎｄｏｎｔ－ｅｎｄｍｕａｏｎｏｆｅｎｓｔｔｇｕａｇｉｌｏｇＨＤＬｆｒｓｉｌｔｉｔｉｒｅｓｅｍｈａｄｂｅｅｎｄｏｎｅｗｉｈ，ｙｄｅｖｅｌｏｍｅｎｔｌａｔｆｏｒｍｕａｒｔｕｓＩＩ１３．０ｒｏｖｉｄｅｄｂＡＵｅｒａａｓｌｌａｉｍｕｌｔｉｌｐｐＱｐｙ，ｗｅｓｓａｏｎｔｏｏＭ＊ｏｄｅｌｓｉｍＳＥ１０．０ｒｏｖｉｄｅｄｂＭｅｎｔｏｒＣｏｉｏｒａｔｉｏｎ．ｐｙｐＴｈｅ１；ｅｓｔｒｅｓｕｌｔｓｓｈｏｗｔｈａｔｌｉｎｅａｒａｒｒａｙＣＣＤｉｎｔｅｌｌｉｇｅｎｔｉｍａｇｅｐｒｏｃｅｓｓｉｎｇｓｙｓｔｅｍ－ｂａｓｅｄｏ打ＦＰＧＡｃａｎｉｍｐｌｅｍｅ打ｔｈ；ｇｈｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎｔｒａ打ｓｍｉｓｓｉｏ打ａｎｄ，巧ｎａｗｅ－ｒｏｃｅｉｎｇｏｆｉｍａｅｓｉｌｉｔｈｔｈａｄｖａｎｔａｅｓｏｆｈｉｇｈｉｎｔｅｒａｔｉｏｎｅｘｃｅｌｌｅｎｔｒｅａｌｔｉｍｅｐｇｇｇｇ，ｅｒｆｏｒｍａ打ｃｅａｎｄｕｎｉｖｅｒｓａｌｔｒａｎｓｌａｎｔａｔｉｏ打．Ｔｈｅ打ｏｉｓｅｗａｓｓｕｒｅ巧ｅｄａｎｄｔｈｅｅｄｅｓｏｆｐｐｐｐｇｔｈｅｉｍａｇｅｗｅｒｅｅｎｈａｎｃｅｄ．１１１６化化化，ｔｈｅｓｙｓｔｅｍｉｓｍｏｒｅｃｏｎｄｕｃｉｖｅｔｏｉｎｄｕｓｔｒｉａｌｉｎｓｐｅｃｔｉｏｎ．ＫＲＹＷＯＲＤＳ：ＬｉｎｅａｒａｒｒａｙＣＣＤ；ＦＰＧＡ；Ｉｍａｇｅｐｒｅｐｒｏｃｅｓｓｉｎｇ；ＳＤＲＡＭＩＩＩ 目录１．１课题研究背景１１．２国内外研巧现状１１．３课题研究意义及应用前景２１．４本文主要研究内容２第二章系统总体方案及相关技术４２４．１系统总体设计方案２．２ＣＣＤ介绍与选型５２．２．１ＣＣＤ结构及工作原理５２．２．２ＣＣＤ主要性能参数６２．２．３线阵ＣＣＤ选型６２．３阳ＧＡ器件及选择７２．３．１ＦＰＧＡ简介７２ＦＰＧＡ的设８．３．２计流程２９．４ＦＰＧＡ常用设计思想与技巧２．４．１兵马操作９２．４．２流水线操作１０２．４．３ＦＩＦＯ绍１１介么５硬件描述语言１２么５ｌｏ．１ＶｅｒｉｇＨＤＬ简介１２２ｌ３．山２化ｒｉｏｇＨＤＬ设计方法１２．６本章小结１３第Ｈ章系统硬件电路设计１４３．１图像信号采集电路１４３．２图像信号调理电路１５３１７．３数据传输电路３．３．１胎４８５通信模块１７３．３．２ＵＳＢ通信模块１８１３．４数据缓存电路９３．５ＦＰＧＡ配置电路２１义６电源电路２２３．７系统ＰＣＢ设计２３３．８本章小结２４ＩＶ 第四章ＦＰＧＡ内部還辑设计２５４２５．１ＦＰＧＡ内部搜辑设计方案４２９９４５芯２日．线阵ＣＣＤ和ＡＤ片的驱动模块４２５．２．１ＣＣＤ驱动时序分析４２ＣＣＤ时序２７．２．驱动设计４２Ｄ９９４５２７．．３Ａ驱动时序分析４２９．２．４ＡＤ９９４５时序驱动设计４．３外部存储器接口模块３０４．３．１ＳＤＲＡＭ的基本操作和指令３０４．３２ＳＤＲＡＭ３１．的初始化和自刷新４．３．３ＳＤＲＡＭ的读／写操作３２４３４．３．４ＳＤＲＡＭ接口模块设计４３４．４門抓缓存模块４３．４．１异步ＦＩＦＯ的结构设计４４３６．４．２异步門Ｆ０的实现４３．５ＵＳＢ控制接口模块７４．瓦１ＣＹ７Ｃ６８０１３Ａ芯片Ｓｌａｖｅ阿Ｆ０工作方式３７４．５．２同步ＳｌａｖｅＦＩＦＯ的读写操作３８４０４．６图像预处理模块４．６．１图像滤波方法介绍４０４１４．６．２中值滤波算法分析４ＰＧＡ４１．６．３中值滤波算法的Ｆ实现４．６．４Ｓｏｂｅｌ边缘检测介绍４４４．６．５Ｓｏｂｅｌ边缘检测的ＦＰＧＡ实现４５４４６．７本章小结４７第五章系统测试与调试５４７．１系统测试５４９．２ＣＣＤ噪声分析与处理第六章总结与展望５１６．１总结５１６．２展望５１Ｖ 插图清单２图．１系统总体结构框图４图２．２Ｃ姐的基本单元５图２７．３ＦＰＧＡ器件中比的结构２ＬＡＢ８图．４阳ＧＡ器件中的结构２９图．５兵兵操作示意图２１０图．６流水线设计的结构示意图图２．７流水线设计时序示意图１０图２．８門ＦＯ结构示意图１１２图．９自动设计系统的典型结构１２图３．１ＴＣＤ１２０９Ｄ内部结构示意图１５３１５图．２ＣＣＤ信号采集电路图３．３ＡＤ９９４５功能框图１６３１７图．４ＣＣＤ信号调理电路图３．５盼４８５通信电路１７３８图．６ＦＰＧＡ与ＣＹ７Ｃ６８０１３的信号连接图１图３．７Ｕ沈通信电路１９３２０图．８ＳＤＲＡＭ缓存电路３２１图．９ＦＰＧＡ配置电路３２２图．１０电源转换框图－３２２国．１１５Ｖ１２Ｖ升压电路图３．口ＦＰＧＡ的电源电路２３３ＰＣＢ２４图．１３系统前端采集板的图４２０９Ｄ２６．１ＴＣＤ１的工作时序图图４ＣＤ２０９Ｄ２６．２Ｔ１的时序要求４２７图．３ＣＣＤ驱动时序仿真图４２８图．４寄存器配置示意图图４，５ＡＤ９９４５采样时序图２９图４．６ＡＤ９９４５寄存器配置仿真图３０４Ａ３０图．７Ｄ９９４５的信号采集时序仿真图图４．８ＳＤＲＡＭ模式寄存器的设置３１４３２图．９細ＲＡＭ的初始化时序图图４．１０ＳＤＲＡＭ读数据时序图３３ＶＩ 图４．１１ＳＤＲＡＭ写数据时序图３３４１２３４图．ＳＤＲＡＭ顶层模块链接图４．１３异步ＦＩＦＯ结构框图３５４３６图．１４异步ＦＩＦＯ时序仿真图４．１５ＳｌａｖｅＦＩＦＯ传输示意图３７３８４１图．６端点配置模式图４．１７同步ＳｌａｖｅＦＩＦＯ写状态转移图３８４３９图．１８同步ＳｌａｖｅＦＩＦＯ读状态转移图４３９图．巧Ｓｌａｖｅ巧Ｆ０写控制模块时序仿真波形图４．２０Ｓｌａｖｅ巧Ｆ０读控制模块时序仿真波形３９图４．２１快速中值算法实现过程４１４４２图．２２３Ｘ３模板的生成结构图图４．２３模板生成模块仿真波形４２４３４图．２４中值滤波算法流程图图４．２５中值滤波模块仿真波形４３４４４２６图．中值滤波处理效果对比图图４．２７Ｓｏｂｅｌ边缘检测算法框图４５４４５图．２８Ｓｏｂｅｌ边缘检测算法流程图４４６图．２９进缘提取效果对比图图５．１ＣＣＤ信号采集板实物图４７８图ｔ２被测试条纹图案４５．３ＣＣＤ输出信号波形图４８４９图５．４系统整体测试图ＶＩＩ 表格清单表２．１几种线阵ＣＣＤ参数此较７３１４表．１ＴＣＤ１２０９Ｄ引脚说明２０３表．２涨ＲＡＭ芯片引脚描述表４．１ＴＣＤ１２０９Ｄ的驱动脉冲及其作用２５４５表４．２ＡＤ９９内部寄存器说明２８表４．３时序脉冲的相位关系２９表４．４涨ＲＡＭ控制命令３１ＶＩＩＩ 第一章绪论第一章绪论１．１课题研究背景一７０（ＸＤ（电荷親人类在上世纪年代初发明了种新型的半导体光电器件，即合器件），它具有光电转换、信息存贬等功能，在科学研巧、工程技术等领域得Ｗ到了广泛的应用。ＣＣＤ器件按形状可分为线阵ＣＣＤ器件和面阵ＣＣＤ器件。近年来，ＣＣＤ器件取得了很大的进步，应用范围也是越来越广。美国ＤＡＬＳＡ公司为军方生产的ＣＣＤ芯片己经达到１１１００万有效像素，而柯达公司的商业级Ｃ邸芯片也达到了５０００万像素。在工业领域，自扫描器件取代了传统的真空成像器件，Ｃ畑在光电检视！、无损探测等非接触式测量方面也得到广泛的应化而线阵ＣＣＤ尤其获得人们的青睐，它被应用在医疗电子仪器、光谱检测、在线光电Ｍ一レ检测ッ及维尺寸和位移的非接触测量等诸多方面。在日常生活中，各种管、线、带材或缝隙的实时非接触测量，，精密类产品表面质量的检测对目标运动的精密监控等也都会应用到线阵ＣＣＤ。１．２国内外硏究现状目前，国内外对基于Ｃ邸和昨ＧＡ的图像技术己经展开广泛的研究，有些己经研发出了产品，投入了实际应用。日本Ｈ洋电机公司在其新一代ＶＣＣ－ＷＤ３９０宽动态范围监控摄像头中采用了化ｌｉｎｘ公司的ＦＰＧＡ器件。该器件集成了专用ＤＳＰ，模块支持专有高性能算法，Ｗ性能较传统的ＡＳＩＣ有力很大的提高。另外，器件在逻辑资源使用效率方面也有了很大的提高，而且无需额外的协处理器芯片，同时节约了产品的成本。摄像头部分采用的图像传感器能提供高质量的图像，支持宽动态范围，在光线昏暗及明亮的环境中，，都能获得清晰的图像而不影响分辨率。２００８Ｘ一年ｉｌｉｎｘ公司的提出种适用于比２６４高清视频的数字录像机系统Ａ方案，该方案主要由昨ＧＡ加外部ＤＳＰ实现。其中ＦＰＧ主要提供色彩空间转换、视频量化及运动检测等功能，另外，硬盘接口ＦＰＧＡ、储存器接口的控制也是有一部分需要时分复用整合一来实现，在系统实际的数据流、另部分需时分复用分１＂流，同时为ＤＳＰ处理器提供视频加速。国内许多科研机构在多年之前也开始ＣＣＤ图像采集处理的研究，产品逐渐从军事、科研领域向工程应用和日常生活领域不断延伸。２００８年西安光机所和吉林大学ＦＰＧＡ为控制核也，结合Ｃ饥图像传感器，实现了在６４０ｘ４８０分辨率下２５０侦每秒的图像采集，并实现了图像的降噪处理。２０１０年武汉理工大学针对汽车工业的安全问题，研究设计了汽车自动防撞系统的前端图像采集，并提出了在１ 合肥工业大学硕±学位论文实际应用中图像的预处理方法。，国外开始送方面的研究比较早，许多技术都已成熟并开发了实际产品目前倾向于评ＧＡ与ＤＳＰ的协同处理和软核的开发，并己经着手高清图像的采集及处理的研巧，。国内在这方面的研究起步比较晚研究的内容大多是图像采集系统的，比如图像滤波设计及图像预处理算法的硬件实现、图像增强算法等，也有部分科研机构开始了更高水平的研究和开发。１．３课题硏究意义及应巧前景ＣＣＤ相机，市面上的相机大部分是通用可，但并不能！＾进行图像的采集获取、应用在特殊的场合。在工业检测领域，对设备的小型化获取图像的质量都有较某些情况下就需要输出的图像带有明显的边缘信号，有时需要相机高的要求，在一输出的图像是经过预处理后的图像，，再将其送入工控机进斤下步的处理等等Ｋ３这就需要对图像采集系统进斤重新设计开发。另外，线阵Ｃ畑总像元数比面阵一ＣＣＤ相，，机少，但维像元数较多像元尺寸灵活侦幅数由设计者决定并可Ｗ达一到很高，这些特点使得它可用于维动态目标的测量，并能获得较佳的效果。线Ｄ的分，？阵ＣＣ辨率高，能满足大多数测量视场的要求只有配＾机械扫描运动，才一１二维图像可＾１获取，此外，如果要确定每像素点在被测件上的对应位置，还必一Ｗ须配Ｗ光栅等器件Ｗ记录线阵ＣＣＤ每扫描行的坐标。一，巧实际应用中，有些场合对图像采集和处理系统的实时性要求较高而般图像的数据量和运算量都大，这就对系统的性能提出了较高的要求。ＦＰＧＡ能够实现并行处理，处理速度快，在设计上可实现流水线技术，而且动态配置灵活性高，适合于。这样在系统就可实现上通用性高、处理速度快及可移植性强等化势视频图像的实时采集。１．４本文主要研究内容本课题研究的主要内容如下：Ｕ底板硬件电路的设计，包括图像采集、处理电路，ＲＳ４８５和ＵＳＢ通信电、ＰＣＢ路，电源模块电路Ｂ，与核屯板板的无缝接口设计及设计。其中ＰＣ的设计。尤为重要，包括信号完整性和电源的分配２）驱动电路的设计，包括线阵ＣＣＤ和图像处理芯片的驱动设计，利用硬件描述语言，并保持，实现Ｃ畑图像传感器和图像信号处理器的工作两者同步。一、、封研巧系列图像处理算法，包括图像的增强图像边缘检测和提取图像的变换、图像的压缩等图像处理算法，并在ＭＡＴＬＡＢ、化ｅｎＣＶ软件开发平台对一些图像处理算法进行验证和改进。４）重点研：图像滤波和边缘检测充两种图像处理方法。叱较中值滤波算法２ 第一章绪论的实现，对滤波窗口进行改进并将改进后的算法在昨ＧＡ硬件上予实现；比较一几种边缘检测算法，并在效果和实现复杂度之间作出个巧中选择，将其在ＦＰＧＡ硬件上予Ｗ实现。５）ＰＣ机上应用程序的设计，该应用程序主要实现两方面的功能：对图像采包括频率和光积分时间等集系统的参数配置，；接受图像采集系统所采集到的图像数据并将图像输出至显示器。３ 合肥工业大学硕±学位论文第二章系统总体方案及相关技术２．１系统总体设计方案本设计可分为硬件部分设计和软件部分设计。在硬件方面，主要是完成前端图像采集板的设计和制作；在软件方面，主要是完成数字图像处理算法的硬件实）现（本质上还是属于硬件设计，这里为了区分暂且称作软件设计和线阵ＣＣＤ（包括专用高速数模转换器）的驱动设计。系统总体结构如图２．１所示。￣电源、复位电路Ｉ，光学镜头、光源Ｉ￣￣图像滤波和￣￣ＸＸＩ边毎郑块」作旣通模块ＰＣ叫信ＦＰＧＡ动ｎ机模模ＦＩＦＯ三Ｉ高速数模转换器５接口模块缓存模块ＩＳＤＲＡＭＳＤＲＡＭＩＩ图２．１系统总体结构框图Ｆｉ２．１Ｓ杠ｕｃｔｕｒｅｄｉａｒａｍｏｆＳｓ化ｍｇｇｙ、，图像采集板由核也板和底板构成，其中核屯板即为阳ＧＡ工作的最小系统底板包括图像采集、处理模块，通信模块レ义及电源模块等。底板通过线阵ＣＣＤ获一取模巧图像信号，经过级放大Ｗ后送入专用图像处理器进巧滤波，放大，相关双采样义Ｌ及数模转换等处理，得到１２位的数字图像信号。底板将这些数字信号一送入核也板、，核屯板通过存储器可实现对这些信号的缓存，就可得到幅或者一多幅图像信号，ＦＰＧＡ对该些信号进行系列的运算和变换即可实现人们所需要的处理效果，核必板再将这些处理过的信号送到底板，底板它们传输到ＰＣ机，４８５供现场人员观察分析。底板中的通讯模块包括ＲＳ４８５通信和ＵＳＢ２．０通信，ＲＳＵＳＢ完成ＰＣ机对前端采集板的参数配置，包括频率、光积分时间等，而通信用一于前端采集板向ＰＣ机的图像信号的传输，由于是单传输方向，本设计将采用ＳｌａｖｅＦＩＦＯ传输方式，从而满足系统的传输速度要求。最后，整块电路板中芯４ 第二章系统总体方案及相关技术，，片所需要的电压较多，而且还有模拟与数字么分所Ｗ对电源模块需要单独设计保证各芯片所需要的电压质量能符合要求，从而保证系统能正常工作运行。２．２ＣＣＤ介绍与选型。ＣＣＤＣＣＤ是英文ＣｈａｒｅＣｏｕｌｅｄＤｅｖｉｃｅ的缩写，意为电荷賴合器件由许ｇｐ一一，对，通常多感光单元组成，通常所说的像素就是指感光单元它们是的关系ｍ＾心百万像素为单位。当光线照射ＣＣＤ的表面，感光单元将产生电荷信号用来反一，映接受的光照信息，若把所有感光单元产生的电荷依次读出即可构成幅图像。２．１ＣＣＤ．２结构及工作原理ＣＣＤ主要包含并行信号寄存器、感光二极管、信号放大器等基本结构。ＣＣＤ工作时入射到每个感光像素上的光子通过一个光电转换装置转化为相应数量的，？电荷。上述过程分别；随后皮些电荷可Ｗ被存储起叔最后电荷移出感光区域为信号电荷的产生。、存胆和转移１）电荷的产生一一ＣＣＤ种能够存储电荷的电容器，般称为Ｍ０Ｓ电容器的基本单元是，结构，如图２．２所示。当金属电极被施加正向电压时其产生的电场可透过绝缘层排，斥或吸引少数载流子，这里的少数载流子是带负电荷的电子带正电的空穴即多数载流子被排斥，使其远离电极，耗尽层是由少数载流子在氧化物绝缘层处形成。由于电场的作用，电子只能进入耗尽层而不能复出，这样就形成了带负电荷的耗Ｗ尽层。，故又称为电子势阱Ｖ一滚細！ｂｘ—巧巧屯ｆｔｒ；ｉ没级Ｉ鉛銷ｔｉｓ乂；４７厂Ｉ，＼，／１巧ｉ＼Ｉ巧轉Ｍｉｌ？＾為熙（鞭闕Ｊ图２．２ＣＣＤ的基本单元Ｆｉ２．２ＢａｓｉｃｕｎｉｔｏｆＣＣＤｇ１）电荷的存胆光照射到ＣＣＤ器件的表面时，器件内部的半导体由于吸收了光子的能量而产－生电子空穴对，其中电子被电子势阱吸入并存胆在里面。电子势阱中的电子随，送样就实现了光照的强弱与电荷着光照的增强而増多，即电荷的数量随之增加，即电荷处数量的转换，电子势阱中收集的电子并不会因为停止光照而发生损失＂Ｗ于存胆状态。５ 合肥工业大学硕±学位论文３）电荷的转移电子势眺随着臘Ｓ电容器上电足的变化而变化，电压越高，电子势阱越深；一一当电压定时，，，势阴中电荷量越多势阱越线，并呈线性关系。根据这特性势巧的深度可Ｗ通过电容器上的电皮来调节，如果ＭＯＳ电容器的排列足够紧密，Ｗ则相邻电容两电极么间的间隙足够小，这样信号电荷可Ｗ在库仑力的作用下由浅处流向深处，送里的库仑力由信号电荷自感生电场产生，由此就可实现信号电荷的转移。么么２ＣＣＤ主要性能参数ＣＣＤ主要性能参数有；１）。分辨率：持指器件对明暗细节的分辩能力当感光面积不变，器件的分辨率随着感光单元数目的増多而増高。２）灵敏度：定义为器件在单位曝光量的作用下输出信号电压。器件灵敏度还常用饱和曝光量表示，饱和曝光量越小，器件的灵敏度越高。３）响应度：是指单位曝光量所得到的有效信号电压。它可Ｗ反映电荷与电压转换能为及像元的灵敏度。４一）光谱响应范围：是指响应度等于峰值响应半时所对应的波长范围。ＣＯＴ器件对不同单色光的相对响应能力相异，其中响应度最大的波长称为峰值响应波山］长。己）动态范围：定义为信噪比与饱和曝光量相等时的曝光量么比。降低暗信号电压是提高动态范围的常用方法，动态范围越离的器件品质越高。２．２．３线阵ＣＣＤ选型了解了ＣＣＤ的结构、工作原理和基本参数后，就需要根据系统的实际要求来选择合适的ＣＣＤ巧片型号。Ｃ畑有线阵和面阵么分，线睐ＣＣＤ和面阵ＣＣＤ的基本结构都是像元，而像元是有间隔的ＷＣ如最后显示的都是离散图像一。ＣＤ，所般面阵Ｃ在横向和纵向上一一的间隔相等，其图像的离散度是致的，而线阵ＣＣＤ的传感器只有行感光元素，必需配Ｗ机械扫描，而扫描的速度会对最终的图像产生影响，但这也使得高扫描１１＂频率和髙分辨率成为可能。本课题的应用背景是色选机领域，物料的下落是自然过程，，无需机械扫描运动故选用线阵ＣＣＤ。根据ＣＣＤ的像元数、像元尺寸及驱动频率等具体参数要求，下面对东芝公司的ＴＣＤ１２０８ＡＰ、ＴＣＤ１５０１Ｄ及ＴＣＤ１２０９Ｄ型号线阵ＣＣＤ相关参数作对比，如表２．１一ＴＣＤ。ＴＣＤ１２０８ＡＰ１５０１Ｄ所示重合像素数不足总像素数的半，像素数高意味着后续系统处理数据的负担较大。６ 第二章系统总体方案及相关技术表２．１几种线阵ＣＣＤ参数比较Ｔａｂ２．１ＣｏｍｐａｒｉｓｏｎｏｆＬｉｎｅａｒａｒｒａｙＣＣＤＰａｒａｍ幻ｅｒｓＣＣＤ型号像元数动态范围最高频率灵敏度ＴＣＤ１２０９Ｄ２０４８２０００：１Ｍ３１ＴＣＤ１２０８ＡＰ２１６０７５０：１１１１０－ＴＣＰ１５０１Ｄ日日０日３００日：１６１３Ｉ２．３ＦＰＧＡ器件及选择２．３．１评ＧＡ简介ＦＰＧＡ是现场可编程口阵列的简称，它是目前最为流行的大规模可编程器件一之。基于大规模可编程逻靖器件的设计具有开发周期短、成本低和灵活性较强Ｍ等优点，所Ｗ它在现代数字系统设计中的作用越来越重要。随着技术的发展，ＦＰＧＡ内部集成的资源越来越多，目前已经产生了百万级的ＦＰＧＡ，主要包含了四种可编程资源，即可编程逻辑单元、可编程布线资源、可编一Ｐ程的Ｉ／ＯＬＸ及片内嵌入式存储器。另外，些特殊用途ＦＧＡ还增加了锁相环和嵌入式乘法器等资源。下面就ＦＰＧＡ内部资源做简要介绍：巧渴程Ｉ／Ｏ□□□曰□ｎｎｎｎｉ■＿Ｕ可爲織鐵元ＵＵＪ目目Ｅ□□曰［＆慣麵□□□□□□图２．３ＦＰＧＡ器件中ＬＥ的结构Ｆ’ｉ．３ＳｔｒｕｄＬＵｅｏｆＬＥｉｎＦＰＧＡｄｅｖｉｃｅｓｇ２ｎ可编程還辑单元典型的可编程逻辑单元主要包括查找表、输出寄存器及进位逻辑，其结构图一一２（ＡＭｎＬ；如图．４所示。查找表ＬＵＴ）本质上是个Ｒ，个输入的查找表可：［看Ｗ３一ｎＲＡＭＥ作是个有位地址线的。相比于宏单元，ＬＵＴ能灵活地建立Ｌ链和函数，这样可节约资源、提高性能。７ 合肥工业大学硕±学位论文２）可编程布线ＦＰＧＡ器件内部的布线通道提供了诸多功能和互连，使得内部资源能够与其他，器所有资源进行互连，。随着器件内部资源的增加布线通道数量也呈线性增长ＦＰＧＡ件内的所有资源都可＆互相连接。布线通道主要有本地互连和行列互连两类。其中，本地互连直接连接可编程逻辑单元中的自适应逻辑模块，而行列互连Ｗ一ＬＡＢ会跨过定数量的還辑阵列模块（）或整个器件。如翻＂ｉｉｉＩＩＩ＾ｊ…———ｌ］Ｊｌ！ＥＬｒ：ｌＩ＾－二…二ｊ……ｉ１；；；｜｜ｊ｜一………－＇圓！ｉ圓Ｌ」ＩｉＪＳ图２．４ＦＰＧＡ器件中ＬＡＢ的结构Ｆ＊２．４ＳｔｒｕｃｕｉｅＬＡ区ｎＦＰＧＡｄｅｖｉｃｅｓｉｇｔｏｆｉ３）可编程Ｉ／ＯＦＰＧＡ中的Ｉ／Ｏ模块也称为Ｉ／Ｏ单元，它功能十分丰富，适合于所有类型的设，计，包括基本的输入、输出和双向信号低电压商速等多种Ｉ／Ｏ标准。可编程的Ｉ，从而保证板级信号的完整性／Ｏ具有可变电流驱动能力和摆率控制功能。４）嵌入式存储器ＦＰＧＡ一存储器模块是内部专用模块之，它可配置成单端口ＲＡＭ、双端口ＦＰＧＡ一ＲＲＯＭ及ＦＦＯ，存ＡＭ、可编程ＷＩ等不同类型的存储器。同内其他结构样储器模诀也是可编程的。２．３．２昨ＧＡ的设升流捏一ＦＰＧＡ设计方法可，Ａｌｔｅｒａ的ＱｕａｒｔｕｓＩＩ软件［＾总结为个简单的设计流程一。是全集成开发工具，完全支持送设计流程具体步骤如下。１）进行源文件的编辑和编译。设计者首先使用硬件描述语言将设计思路表一达出来，再利用ＥＤＡ工具进行编译、语法查错等，使下步的逻濟综合能顺利通过。一２合和优化。在这过程中，閒Ａ综合工具将源文件分解成逻辑）进行逻辑综电路及相对应的关系，设计被利用口级电路或开关级电路描述，最终生成与器件８ 第二章系统总体方案及相关技术Ｗ基本结构对应的网表文件。３）对目标器件进行布线、适配。在选好目标器件的型号后，布线适配过程将建立起与网表文件对应的基本逻靖电路关系。４）目标器件的编程下载，没有发现异常问题，。如果上述过程都顺利通过即表明满足设计的要求，则可将布线适配过程中产生的目标文件通过下载电缆载入目标芯片中。５）硬件仿真与测试。将载入程序程序的器件进行板级测试，验证设计的正确，能在实际电路中工作。２．４ＦＰＧＡ常用设计思想与技巧２．４．１兵兵操作＂＂一兵与操作是个常常应用于数据流控制的处理技巧，典型的兵巧操作方法如图２．日所示。—＼据缓冲＼｜数输入模块１输出／…－ｙ数据＿＿＿＿数据一；＇＇旧Ｉ粥咎处理Ｓ块單）与Ｓ单諸凡与１、数据缓冲—、、模块２ＭＵＸＭＵＸ１／２选１２选１图２．５兵写操作示意图Ｆ－ｉ２．５ＤｉａｇｒａｍｏｆＰｉｎｇＰｏｎｇｏｅｒａｔｉｏｎｇｐ兵马操作的处理过程大致为：输入数据选择单元在相等的时间间隔内将输入数据流分到数据缓存模块，在两个缓冲周期内，通过输入数据选择单元依次将数据缓存到数据存储模块１和数据存储模块２。从存储模块１流出的数据通过输出２数据选择单元送入到数据处理运算模块，对数据的处理运算过程是与缓存模块同时进行的。当存储模块２流出的数据进行运算处理时，输入的数据流继续对存１，储模块进行缓存，此类推直到数据完全被处理。一兵马操作本质上用存储资源换取处理时间的方法，如果把它当作个模块，，，数只有输入和输出，从这个模块的两端看据的输入和输出都是连续的中间没有任何间断。９ 合肥工业大学硕±学位论文２．４．２流水线操作在一ＦＰＧＡ系统设计中，提島运行速度种常用的方法就是流水线操作。提高系统的工作频率是加快数据传输的常用方法，但是如果系统的关键路径比较长，一再地提离系统的工作频率就会发生时序的奈乱那么，在这种情况之下，可Ｗ使用流水线技术，，方法是分割复杂逻辑功能块使其操作分布完成，送样就可减Ｍ少每个部分的延时时间，使系统能够在更高频率下运行。流水线设计本质上就是把层次较多、关键路径长的组合逻辑拆分成几个部一分，在每部分后插入寄存器用来替存数据。Ｋ级流水线就是在组合逻辑里面插一一入Ｋ个寄存器，将上级寄存器的输出作为下级寄存器的输入，而且中间没有反馈电路。流水线设计的结构示意图如图２．６所示。Ｓｔｅ１ＮＳｔｅ２ＮＮｓｔｅＫＩ＾ｐｐｐ＇—／—／？？？／１／１１＼］｜图２．６流水线设计的结构示意图Ｆ２．６ｕｃｅａｒｅｎｅｉｇＳｔｒｔｕｒｄｉｇａｍｏｆＰｉｐｌｉｄｅｓｉｇｎ一个基本要求就是数据流在时间上的连续性流水线操作的，假设把每个操作Ｄ一简化为通过触发器，那么流水线操作就可看作个移位寄存器，数据依次流２过触发器，完成每个操作步骤。流水线设计时序示意图如图．７所示。Ｔａ２１ｉ２３ｉ４—＿＾步步骤骤步驟ｉ步骤ＩＩ！ｂ２ｌ＿？ａ３１２ｉ３ｉ４—？步驟步驟步骤Ｉ步驟｜？？—１２３４＾步骤步骤步骤步骤；ｉｄｌｄ２＿Ｊｃ３＿Ｊｂ４＿ＪＩ—？步骤１步骤２步骤３步骤４？ｅｌｅ２ｄ３ｂ５ＩＩ｜［ＴＺ！｜１？—！＝２步驟３步骤１步骤＾步驟４＿＾＾１ｉ１１１、，▼▼Ｉ图２．７流水线设计时序示意图Ｆｉ２．７Ｓｅｕｅｎｃｅ出ａｒａｍｓｏｆＰｉｅｌｉｎｅｄｅｓｉｎｇｑｇｐｇ１０ 第二章系统总体方案及相关技术合理安排整个设计时序是流水线设计的关键所在，这就要求设计者合理划分每个步骤。最为简单的情况是前级与后级操作时间恰好相等，送时可将前级的输Ｗ出直接作为后级的输入。如果前级操作时间小于后级操作时间，需要复制组爸，逻辑将数据进行分流，也可Ｗ在前级存储数据，送样都可Ｗ避免后级数据的溢出。如果前级操作时间大于后级的操作时间，则需适当缓存前级的输出数据，之后才能输入后级，否则会造成时序上的冲突。２．４．３巧Ｆ０介绍的缩写意为先进先出一門Ｆ０是英文ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ，是，种特殊的存储器。与普通存储器不同，ＦＩＦＯ既没有读地址线，也无写地址线。它的镇数据和写数据操作都是顺序发生的，，分别由读写指针控制而普通的存储器都是由地Ｂ＂一址线来决定地址。門Ｆ０通常可分为同步ＦＩ脚和异步門脚。同步ＦＩＦＯ只有个时钟，其读写操作同时发生；而异步ＦＩＦＯ有读时钟和写时钟，读写操作在各自的时钟跳变沿发生并且互相独立，門Ｆ０结构如图２．８所示。ｄａｔａｉ打二—０１２３，，，ｗａｄｄｒｒａｄｄｒ＿＿？４ｒｏＣＭ＾３２１０ｏｕｔ－图２．８ＦＩＦＯ结构示意图Ｆ蚁．８ＳｔｒｕｃｔｕｒｅｄｉａｇｒａｍｏｆＦＩＦＯ１１ 合肥工业大学硕：ｔ学位论文門Ｆ０有读写时钟、空满标志、存储器的深度化及数据位数等参数，門Ｆ０设＂＂＂满＂计的关键在于空／状态标志和读写指针的产生。当ＦＩＦＯ执行复位操作一Ｏ或門Ｆ０读出最后个字后与写指针相等，表明ＦＩＦ为空。阿Ｆ０在ＦＰＧＡ设计中的应用相当广泛，本系统就在多个模块么间插入了ＦＩＦＯ，Ｗ实现数据模块之间缓冲。异步門Ｆ０的具体实现将在第四章中说明。２．５硬件描述语言２．５．１化ｒｉｌｏｇＨＤＬ简介＾硬件描述语言是将数字电路用形式话的方法来描述＞设计数字攫辑系统，可１＾的一种人工语言。设计者可利用迭种语言来表达自己的设计意图和设计思想，利用邸Ａ工具进行功能仿真，在综合成口级电路ＳＩＣ，最后在ＦＰＧＡ获Ａ上实现它的功能。自动设计系统的典型结构如图２．９所示。一一些并行编程语言，与样，硬件描述语言的表达方式在本质上也是并行的但是硬件描述语言可在不同的时间上表示硬件系统的时序行为，送正是它与多数编程语言不同之处，硬件电路或者硬件系统最重要的性质就是时序性。硬件描述语言可（＾在不同的层次描述逻辑电路，硬件描述语言可レッ在不同的层次实现，也可Ｗ混合使用不同层次的硬件描述语言。￣￣＇高层次系统描述Ｌ（算法行为级ＨＤＬ描述）１ｉＩＩＩｒＩ］￣ＨＤＬ编译器Ｉ户Ｏｊｉ；——Ｉ设Ｉ，？中间数据格式？ｉｍ；１ｊ！技ｒ；库：［［逻辑综合；１１ｉ、１ｙ［￣［－－ＪＲＴＬ网表ＭＩ｜１Ｈ—＇逻辑图生成了．逻辑图图２．９自动设计系统的典型结构巧２ｉｉｄ餐．９ＴｙｐｃＳｔｒｕｃｔｕｒｅｏｆＡｕｔｏｍａｔｃｅｓｉｇｎｓｙｓｔｅｍＶｅｒｏＨＤＬ是硬件描述一ｉｌｇ语言的种，可Ｗ用来设计数字电路或者数字电子系统。１２ 第二章系统总体方案及相关技术设计者可Ｗ用它实现各种逻辑设计，也可Ｗ用它综合、验证数字逻辑系统Ｗ及时序分析。它在抓Ａ领域的应用越来越广泛。＾ｈｌｏｇ邮Ｌ语言具有Ｗ下特点：１）Ｖｅｒｉｌｏｇ册Ｌ在语法上与Ｃ语言有颇为相似。２）Ｖｅｒｉｌｏｇ册Ｌ既可Ｗ设计电路或系统，也可Ｗ对电路或系统进行综合、仿真及分析。３）Ｖｅｒｉｌｏｇ册Ｌ可Ｗ在行为级、寄存器传输级、口级、开关级等不同层次设一。汁电路，巧同设计也可使用不同层次＇＇４）ＶｅｒｉｌｏｇＨＤＬ内置］、多种基本度辑Ｉ，如与Ｉ］或口和与非口等。另外，多种开关级元件也被内置其中，进行开关级的建模。５）用户定义原语（ＵＤＰ）创建的灵活性。用户定义的原语既可是组合還辑，一Ｖｅｈ也可Ｗ是时序逻辑，通过编程语言接口机制可进步扩展ｌｏｇ册Ｌ语言的描Ｗ述能力。２．５．２化ｒｉｌｏｇ曲Ｌ设计方法Ｖｅｄ肥－Ｄｏｗｎ在使用ｌｏｇＬ设计时既可Ｗ采用自顶向下（Ｔｏｐ）的方法，也可Ｗ采用自底向上（ＢｏｔｔｏｎｒｔＪｐ）的方法，或者结合这两种方法进行混合设计。１）自顶向下设计方法自上向下的设计在设计初始阶段就做好了系统分析，其设计的仿真和调试过，这样可Ｗ在早期发现设计结构的错误程在高层完成，避免了重复设计和设计工作的浪费。２）自底向上设计方法一自下向上的设计是从基本单元出发，般而言对设计系统进行逐层划分。，设计者对送种设计方法比较熟悉，对各个子模块设计的时间较短。然而，由于送种方法是先对多个子模块进斤设计，导致设计者对系统的整体功能把握不足，实ｆｗ现整个系统的功能所需时间较长。３）混合设计方法复杂的遥辑电路和数字系统的设计过程通常是上述两种设计方法的结合。在上层系统采用自上向下的方法实现，而使用自下向上的方法调用己有的设计模块，从而达到多个目掠的平衡。２．６本章小结本章主要介绍了线阵ＣＣＤ的结构、工作原理及其主要参数，介绍了阳ＧＡ的结构组成与ＦＰＧＡ芯片选型的原则，对阳ＧＡ设计过程中经常用到的诸如兵兵操作、流水线设计等设计技巧作了说明，最后对系统所基于的硬件描述语言进斤了阐述。１３ 合服工业大学硕±学位论文第；章系统梗件电路设计３．１图像信号采集电路本系统采用的图像传感器是日本东芝公司生产的ＴＣＤ１２０抓型线阵ＣＣＤ，一ＴＣＤ１２０卵器件是种低噪声、高灵敏度和宽动态范围的线阵ＣＣＤ器件，器件之，是因为它所采用的是单沟道结构所レッ有较高的动态范围和像元均匀度。ＴＣＤ１２０卵共有２２个引脚，采用ＤＩＰ封装，其引脚功能如表３．１所示。器件光敏阵列有２０４８个有效光敏单元，２７个无效光敏单元，共有２０７５个光电二极＾４４１１＞＜４叫１１管。每个光敏单元的尺寸为１＾１，其内部结构如图３．１所示，由光电转换、移位寄存器和输出缓存由Ｈ部分组成。表３．１ＴＣＤ１２０９Ｄ引脚说明Ｔａｂ３．１ＤｅｓｃｒｉｔｉｏｎｏｆＴＣＤ１２０９Ｄｉｎｓｐｐ符号名称扣移位时钟（）ｌ移位时钟ｊ（＞２Ｂ输出脉冲ｔＣＰ巧位口控ＲＳ复位口控ＳＨ转移口控０Ｄ电源ＳＳ地ＴＣＤ１２０９Ｄ器件所需的驱动脉冲信号电压值５Ｖ，供电电源电压值为１２Ｖ。主要的驱动脉冲有叫，，（）２Ｂ，ＣＰ，ＲＳ和細。（）１和批为像素时钟信号（）１２，配合料｜｜｜中把Ｃ畑信号电荷从左向右移动；ＲＳ为复位信号，用于清除残留在输出二极管中的电荷；（）沈为输出时钟信号，其周期、相位与批完全相同，在它的作用下ＣＣＤ｜依次输出图像信号ＣＰ，过滤；甜为；为错位口控信号掉输出信号的尖脉冲信号转移脉冲信号，用于控制光积分时间。Ｖ由于本系统使用的线阵Ｃ畑驱动脉冲的最低电压值要求为４．５ＦＰＧＡ的，而Ｉ／Ｏ曰输出电压值为３．３Ｖ，不能满足线阵ＣＣＤ的电压要求，所ＷＦＰＧＡ的输出信号无法直接直接驱动线阵ＣＣＤ。因此需要另外设计电路来增强ＦＰＧＡ的驱动能力，Ｗ提高驱动脉冲的电压值，设计选用ＴＩ公司的ＳＮ７化ＶＣ４２４５Ａ型反相器来实现。１４ 第Ｈ章系统硬件电路设计〇〇？．？化电二极管＂＂．．＠－Ｉ一ｎ｜圓一＾Ｓ呈ＩＩ转移栅—ＳＨ（＾＾＂—信号输出单完ＣＣＯＳＤｇ移位寄巧器Ｉ０ＩＰｐ——０－＠？？？？ＣＰＲＳＣＲ２ＢＣＲ１ＣＲ２ＧＮＤＤＤ圍３．１ＴＣ１２０９内部结构示意图ｍｉ＊Ｆｉ３．１ＤｉａｒａｏｆＴＣＤ１２０９Ｄｓｉｎ化ｍａｌｓｔｒｕｃＵｕｅｇｇ一ＳＮ７４ＬＶＣ４２４５Ａ是款双向电压转换器，内部集成了八个反相器，最多可转ＦＰＧＡＣ畑，换８路信号电平。因为输出的驱动信号是经过反相器之后送给的所Ｗ在ＦＰＧＡ内部生成驱动信号的时候应该预先将信号反转。，．三ＣＣＤ输出信号比较微弱并且带有噪声，不能直接进行模数转换由极管对一个放大电路，０Ｓ进信号放大后再通过电容进行滤波。在电路的前端是对信号行放大，因，需要注意对放大增益进行合适控制为放大器在对信号放大的同时也会对噪声放大。主狀＊巧Ｊ口ｊ；’＾。。——Ｌ扣，ｒ，？巧；１￣￣—＞－ｒｒ？Ｓｉ？吉巧？ｆｉ巧巧￣￣ｉ＾－＊ｐＩ广Ｐ４．？Ｔｒ３！：ｉｓＨｒｓＴ－￣￣￣￣３ｃ誦ｒ學路ｔｉ台Ｈ己Ｘｆ：丰斗（―＇￣－ｉ主＾ｃ巧－乂＂口．ｉＣＰＫＴｆｆｃｌ＝。．３：冲於ＴＴ！：：一二：５＾丄送男耳！—￣－—ｉ：＿ＫＣＫＣ—ＣＫＤＧＭ５微。绝化－．斜化＼：公义々々图３．２ＣＣＤ信号采集电路ＦｉｎａｌａｃｕｉｃｒｃｕｏｆＣＣＤｉｇ３．２Ｓｇｑｉｓｉｔｏｎｉｉｔ３．２图像信号调理电路、由于线阵Ｃ畑输出的模拟电压信号比较微弱并且带有噪声，需要经过放大滤波Ｗ及双相关采样等处理过程，会增加电。如果用分立元件实现上述处理过程路的复杂程度，为此可＾文选用ＡＤＩ公司ＡＤ９９４５芯，系统的可靠性也会因此降低１５ 合肥工业大学硕±学位论文片，它适合应用于ＣＣＤ完整模拟信号处理，处理速度快、集成度非常高、引入噪声很小，经常被用于图像信号的处理。其内部结构由双相关采样、可变增益放大＂２１器、暗电平巧位、和数模转换等部分组成。ＡＤ９９４５器件具有如下特点：１４０ＭＳＰＳＣ蛇））相关双采样器（２１２位４０脈ＰＳＡＤＣ）３）６地至４０地、１０位可变增益放大器（ＶＧＡ）４）预消隐功能巧Ｈ线式串行数字接日Ｃ甜的输出信号进入ＡＤ９９４日的输入端后，经过直流恢复、双相关采样、增益调整、暗电平错位及Ａ／Ｄ转换等模块的处理后，最终Ｗ口位数字信号的形式输出，ＡＤ９９４５功能框图如图３．３所示。陆巧姑巧阳ＬＫ０￣００Ｉ￣ＡＤ的巧ｍｍｏＢＡＮＤＧＡＰＱＲＥＦＥＲＥＮＣＥＩＤＲＶＳＳ０６ｄＢＴ〇４０ｄＢＴ了—。。肌Ｄ（ＩＮ＾Ｓ＞说（／）就目ＩＩＴｌ？－—Ｌ＜＾ＰＩＡ１０＾ＶＤＯＯ／丫ＴＩＱＣＬＰＯＢＡＶＳＳＯＣＯＮＴＲＯＬＲＥＧＩＳＴＥＲＳ０〇＾〇〇ＤＩＮＴＥＲＮＡＬＩＧＩＴＡＬＦＡＣＥ口＂１ＩＮＴＥＲ腿＆ＤＶＳＳ—￣——Ｉ－Ｊ—００Ａ０ｏ化ＳＣＫＳＤＡＴＡＳＨＰＳＨ。ＤＡＴＡ化Ｋ图３．３ＡＤ９９４５功能框图巧ｇ３．４ＦｕｎｃｔｉｏｎａｌｄｉａｇｒａｍｏｆＡＤ９９４５？ＳＣＫ、ＳＤＡＴＡ和ＳＬ脚是用于配置ＡＤ９９４５内部寄存器的兰线数字串行接日，ＤＯＤ１１是２位数，ＰＢＬＫ是预消隐时钟，ＣＬＰ０Ｂ为暗电平错位时钟，細Ｄ１字信号输出和細Ｐ信号主要用于巧相关采样，分别为ＣＣＤ的数据ＣＤＳ采样时钟和ＣＣＤ参考电平ＣＤＳ采样时钟，其输入输出电压值均为３．３Ｖ，可直接连接ＦＰＧＡ的１／０脚。ＣＣＤ信号调理电路如图３．４所示。１６ 第兰章系统硬件电路巧计己夏＾戶朽—。ｋ？。。巧Ｎ．｜，ｒ＊７１ｆ＜ｎ１；、Ｎ１｜．仿斜王—巧乙、＿．＂是吉＾ｌＭ３含＿￡ｊＬ．＿＾＾＂側ＯＳ巡＾广？＾＾Ｓ品．ｊ—’－３。厂－－—ＫＳ－Ａ５＾造志Ｔ！咨空＾的巧Ｄ—ｉ－！＾。化，－ｉ中口Ｉ—靡－…兰四＇Ｔ。。ｇＩ巧：Ｑ＜１＊ＰＶｊｊ〇．〇二２：Ｓ：２一＾—一ｉｉＩＥ￣￣子５氏＜。死Ｉ＾ＫＣ丰丰：；图３．４ＣＣＤ信号调理电路ＦｉｉｉｉｏＣＣＤｉ３．４Ｓｎａｌｃｏｎｄｉｔｏｎｎｇｃｉｒｃｕｔｆｇｇ３．３数据传输电路３．３．１貼４化通信模块ＲＳ４８５通信模块的作用是将系统的配置参数传送到前端，从而完成ＰＣ机对ｕ＂ＲＳ４８５系统的控制作用。考虑到工业现场环境传输距离和抗干扰等方面的要求，总线适合用在本系统中。系统采用ＳＰ３４化忘片作为收发器，该芯片支持３．３Ｖ供电，并且有输出短路保护。ＲＳ４８５硬件电路连接如图３．５所示，图中Ａ、Ｂ总线接曰，用于连接４８５总线。Ｒ０、ＤＩ分别对应数据的接收端和数据发送端，ＲＥ和抓分别为接收信号使一能、发送信号使能，ＲＥ低电平有效，而ＤＥ高电平有效。祀、ＤＥ脚接在起，表示数据的单向传输。因此ＲＳ４８５共需要３个ＦＰＧＡ的Ｉ／Ｏ曰。另外，总线接口之一间要接上匹配电阻，电阻值为传输电缆的特征阻抗，般为１２０Ｑ。－■＾＾Ｃ３５３．３Ｖ￣２Ｓ２＾￣￣Ｔ芦￣Ｉ＝－－＊＞—／ＲＥＢＴＵ５１ｏｎｆｐＩ￣￣ｔ。；ｍＴｇ＿＾口！ｆＧ］Ｎ名ＤＩ听厂１ｄＩ＾Ｈｅａｅｒ２Ｓ巧巧５Ｋ７图３．５ＲＳ４８５通信电路Ｆ３．５ＣｏｍｍｕｎｃａｔｉｏｎｃｉｒｃｕｉｔｏｆＲＳ４８５ｉｇｉ１７ 合肥工业大学硕±学位论文３．３．２ＵＳＢ通信模诀服Ｂ通信模块主要是完成图像数据到ＰＣ机的传输。由于需要传输的图像数据量较大，并且系统对实时性要求较高，所数据的传输要能达到较快的传输速度。系统选用ＣＴ７Ｃ６８０１３巧片作为ＵＳＢ接口巧片。ＣＹ７说８０１３是Ｃｙｐｒｅｓｓ公司的－ｉｉ８２ＥＺＵＳＢＦＸ２ＬＰ系列巧片＞．０，ＦＸ２系列巧片最主要的特点是可＾通过服的通用Ｂ５３可编程接口为特定的应用接口编程。在本系统中孩片工作于ＳｌａｖｅＦＩＦＯ模式，Ｆ—在该模式下在控制器对端点数据缓冲区的读写与对普通ＩＦＯ样。系统采用ＦＰＧＡ作主控制器，ＦＰＧＡ通过控制ＣＹ７Ｃ６８０１３内部門Ｆ０与上位机进行数据传输。在ＳｌａｖｅＦＩＦＯ方式下，印ＧＡ与ＣＹ７Ｃ６８０１３Ａ的连接信号图如图３．６所示。ＩＦＣＬＫＩ４？ＦＬＡＧＡ？ＦＬＡＧＢ＞ＦＬＡＧＣ＞ＦＬＡＧＤ巧ＬＣＳ冉ＣＹ７Ｃ６８０１３Ａ＜？ＦＰＧＡＳＬＯＥ４ＳＬＲＤ４ＳＬ民Ｗ民４ＰＫＴＥＮＤＦ叩５：０］＜＞ＦＩＦＯＡＤＲ１：０［］＜图３．６ＦＰＧＡ与ＣＹ７Ｃ６８０１３的信号连接图巧ｇ３．６ＳｉｇｎａｌｃｏｎｎｅｃｔｉｏｎｄｉａｒａｍｏｆＦＰＧＡａｎｄＣＹ７Ｃ６８０１３ｇ巧片ＣＹ７Ｃ６８０１３Ａ各个引脚引脚功能为：ＩＦＣＬＫ；输出时钟，可做为通讯的同步时钟；？門Ｆ化ＡＧＡ化ＡＧＤ：０状态信息输出，如满，空等；化０Ｅ：输出使能，数据线只在ＳＬＯＥ有效时才能输出有效数据；ＳＬＷＲ；門Ｆ０写信号，外部還辑控制；ＳＬＣＳ：片选信号，只有当ＳＬＣＳ有效（低电平）时才可Ｗ进行数据传输；化ＲＤ：門Ｆ０读信号，外部逻揖控制；ＰＫＴＥＮＤ：数据包结束信号，用于外部遥辑控制，当固件设定的包大小与写入一ＦＩＦＯ端点的字节数相等时，数据将自动被打成包进行传输；邱［巧：０］：数据线；ＦＩＦＯＡＤＲ［１：０］門Ｆ０，：端点地址线外部逻辑控制。１８ 第Ｈ章系统硬件电路设计－ＦＰＧＡ与胎Ｂ硬件连接电路如图３．７所示，电源部分由５Ｖ３．３Ｖ降压电源模块为整个电路供电，ＵＳＢ接口提供的电压为５Ｖ，而ＦＸ２的工作电压为３．３Ｖ，所Ｗ要进行电源转换。在主忘片电路中，选用２化Ｃ６４作为Ｅ午ＲＯＭ，Ｓ化和ＳＤＡ引脚需要外接２．沈ｎ上拉电阻，因为它们都是漏极开路输出和迟滞输出。ＦＰＧＡ经过１６位数据总线ＦＤ连接到Ｓｌａｖｅ門Ｆ０，数据总线是双向的，通过ＳＯＬＥ引脚控制数据总线的方向ＳＬＷＲＲＤ分别为ＦＩＦＯ的写选通、读选通控制引脚，門Ｆ０。和化端点缓冲区的选择通过門Ｆ０ＡＤＲ［１：０］引脚控制。泻鬻妨＇巧！！償。罢＾Ｉ＾晋思；Ｉ＾Ｇ征賊風＾＞Ｉ［＾了￣■ｉｖ｜；ｙｒｃ？巧二—ｓＲｉｉｉＴ＂＂￣化、，ｙ’一Ｔ競异巡＝，ＩＰＴｉｖ化説。ｉ＾Ｉ１ＩＸＴ－似口迅。，做丄户；—争＝競爲旱古甲＾Ｓ繁－Ｖ．．￣￣－＊－竿Ｌａ曲二張１５Ｉｙ送哉豁ｉＬｉｊ？Ｕ仍！ａ－—．？Ｓ．＾＾Ｉ＇Ｋ；場Ｔ担－Ｉ丄ＷＤ一—ｗ－．二還口—北送字羣ｐｒｉ：＝－岩－…１纖叫ｌ＝＝ｔ豈還是ｓ和＝＃量一＾ｉｎ邑豈岩晋；二ＣＶ＾．ＳＫＵＡ图３．７ＵＳＢ通信电路Ｆ．Ｃｏｍｍｕｎｃａｏｎｃｒｃｕｉｆｉｇ３８ｉｔｉｉｔｏＵＳＢ３．４数据缓存电路一般在图像的采集和处理系统过程中对系统的实时性要求都比较高，而系统中图像的数据量又较大，再加上系统前后端处理速度的差异，所１＾＾需要高速大容量的存储器作为图像数据的缓存。ＳＤＲＡＭ具有体积小、、成本低等优点，因此可Ｗ作为图像处、容量大速度快７Ｖ５６１６２０理系统常用的数据存储器。本设计数据缓存芯片选用肌ＮＩＸ公司Ｈ化型芯片。该芯片的存储总容量是２５６Ｍｂｉｔ，内部有四个存储区巧ＡＮＫ），每个存储区４ＭＸ１６ＢｉｔＢＡＮＫ，可＾的存储容量是。每个共用存储器行地址和列地址式通过对＂３３０ＢＡＭ（地址的选择实现ＢＡＮＫ间的切换。巧片ＨＹ５７Ｖ５６１６２引脚信号名称及其功能描述如表３．２所示。ＳＤＲＡＭ的控制类、地址类和数据类引脚分别与ＦＰＧＡ的Ｉ／Ｏ口相连，ＦＰＧＡ内部的Ｓ抓ＡＭ控制模块为ＳＤＲＡＭ芯片提供片选、读写使能Ｗ及时钟等控制信号，并通过数据引脚来实现对数据的读写，从而实现对图像数据的缓存。ＦＰＧＡ与ＳＤＲＡＭ芯片之间的硬件连接电路如图３．８所示。１９ 合肥工业大学硕王学位论文表３．２ＳＤＲＡＭ芯片引脚描述Ｔａｂ３．２ＤｅｓｃｒｉｐｔｉｏｎｏｆＳＤ民ＡＭｃｈｉｐｐｉｎｓ引脚名称描述ＣＬＫ时钟芯片时钟输入／ＣＳ片选对相关信号的禁止或使能ＣＫＥ时钟使能控制时钟信号ＢＡ０ＢＡ１组地址选择选择片内存储空间，？？？Ａ１２Ａ０地址总线行地化Ａ１２Ａ０，列地化Ａ８Ａ０，自动预充电标志：Ａ１０／ＲＡＳ行地址总线／ＣＡＳ列地址总线写使能和行、列地址锁存引脚／ＷＥ写使能Ｄ？Ｑ１５ＤＱ０数据总线输入输出数据ＬＤＱＭ，ＵＤＱＭ数据屏蔽屏蔽输入数据ＶＤＤ／ＶＳＳ电源／地内部电路及输入缓冲电源／地ＶＳＳＱ／ＶＤＤＱ电源／地输出缓冲电源／地ＳＤＲＡＭ器件的引脚分为控制信号、数据信号和地址信号。控制信号包括时钟及其使能信号，地址引脚为可、片选信号、读写信号、地址选择及数据屏蔽信号。复用引脚，行地址或列地址得选择受地址选择引脚控制：Ｓ口如／—ｖ４ｓｕＺＺＨＺＨＺＺＺＨＪＶ：ＪＳｊｙ／＾口３，＾／直技—＾Ｖ；？篇：－Ｓ＼：；Ｓ３厂／ＳＡ５＇哉＼ｔ／ｚｉ５ｚｉｄＳｏ．；＾．．―己祖…、ｓＡ。．：ｎ忠ａｓ薦ｙ，、啤／．ｙ￣巧ＪＶ茲￣＼ｒｉｓ．．ＳＤＳＳ／Ｋ．－ＴＨ＂、。南／ＺＺ３Ｃ若苗；Ｉ、ｉＳｉＳＡ；！Ｉ＂奶；货恐／祉。．片……－＆：；抵；Ｈｆｒｉｎ＾＾Ｓ。。。ＫＡ！；．＾Ｏ叢［叫、一苗号．？＿ｆｔｉ？＾〇够防。ＳＭ—ＪＤＱ５Ｉ．歷雨品ＩＳｆａｓ．１．Ａｉ８Ｓｕ、化占證如Ｓ１》ｊ送、。。ｌｐｉｆ、了瓜ＤＪＶＪ＼Ｔ＞Ｄ＜３｝Ｉ￣＾ｖａｎｑ睾凑赛冥ｇ裘Ｉ二巧次；門ＩＩ中Ｉ图３．８ＳＤＲＡＭ缓存电路＊ＤＲＡＭＦｉｇ３．７ＳｔｏａｇｅｃｉｒｃｕｉｔｏｆＳ２０ 第Ｈ單系统硬件电路设计３．５ＦＰＧＡ配置电路系统选用的ＦＰＧＡ芯片是Ａｌｔｅｒａ公司提供的ＣｙｃｌｏｎｅＩＶ系列的ＥＰ４Ｃ１５Ｆ１７Ｃ８型号芯片。ＣｙｃｌｏｎｅＩＶ系列的ＦＰＧＡ還辑资源丰富、功耗低和成本低，采用经过优化的６０ｎｍ低功耗工艺。ＣｙｃｌｏｎｅＴＶ系列的ＦＰＧＡ只需要两路电源供电，降低了电路板成本，减小了电ｆｗ路板面积，缩短了设计时间。ＥＰ４Ｃ１５Ｆ１７Ｃ８器件具有＾文下特点：１）具有１５４０８个逻辑单元２）具有５０４Ｋｂｉｔｓ的嵌入式存储器３）具有５６个嵌入式１８Ｘ１８乘法器４）具有２０个全局时钟网络５）具有４个通用化Ｌ模块—６）共有８个用户Ｉ／Ｏ块，多达３４３个用户Ｉ／Ｏ７）支持串巧数宁接口Ｗ及多种协议ＣｙｃｌｏｎｅＩＶ系列的ＦＰＧＡ现场可编程逻辑基于ＳＲＡＭ结构，并通过ＳＲＡＭ来定义器件中逻辑单元的逻辑关系，数据在掉电后就会失去，具有易失性因此系统在上电后首先要对ＦＰＧＡ进行重新配置，主动配置和被动配置是ＦＰＧＡ常见的配置方式。其中，被动配置是外部配置芯片或其他控制器控制配置过程，而主动配置则是由ＦＰＧＡ引导配置过程。本设计选用ＪＴＡＧ配置和ＡＳ配置，它们的电路连接如图３．９所示。ＡＳ＂千ＹＯＣＬＫ１＊—１ｙｉｔｉＭ？ＩＩＮＮＣＱＦＤＯＥＭｉｗｍａ＇３＿＇—ｉＣＱＦｉ＊旅它ｒＨ？Ｍｍｍ￣—ｓ－＂６ＤＡＴＡ０７圓ｍａｎＣＳ＜＾—ｍＡ＾ｂＯ导ｍｍｍｍｉｑ＊＊—ＩＪＡＳ的＂。＊．ｃ。…’．ＩＩｉ＂｜ＩＩ扛１巧Ｉ迫巡２；－＾―Ｓ２－ＳＳ＿￡ＡＴＡＳＷ＿（：厉ＤＡＴＡ￣＾ＧＮＯＨＣ￣￣Ｘｆ－ｉ＊￣￣ｓｒＷＣＸ－他￣＾－黨昔Ｊｊ技坚Ｍ２ＳＰ６４ＪＴＡＧＪ２故畔．逆－．＇＾＼＾＼／＾？－猫．写５．．：＝巧哈ＩＤ２Ｖ５？．．目ＩＪＴＡＧ－１０Ｉ图３．９ＦＰＧＡ配置电路Ｆｉｇ３．９ＣｏｎｆｉｇｕｒａｔｉｏｎｃｉｒｃｕｉｔｏｆＦＰＧＡ２１ 合肥工业大学硕±学位论文３．６电源电路电源电路的设计是系统硬件电路设计中至关重要的环节，高质量的电源是系统正常工作的必要条件。本系统的外部输入为巧Ｖ的直流电压，系统需要的多个电压值，通过电源电路模块转换成系统各芯片需要的电压。例如线阵ＣＣＤ需要＋１２Ｖ电压；ＡＤ９９４５需要３．３Ｖ电压；ＦＰＧＡ芯片需要３．３Ｖ、２．５Ｖ和１．２Ｖ电压。系统电源转换框图如图３．１０所示。ＡＳＭ１１１７ＡＤ９Ｍ５，Ｕ犯和１供电？ＶＣＣ３Ｖ３？一，如１４巧巧片等ＡＳＨＱ１１７Ｉ供电？ＶＤＤ３Ｖ３？Ａ的９化模拟￣￣滤波。型滤波ＦＰＧＡ最小系统供电ｒＺＴＺＩＩ、５ＶＯｕ？５Ｖｓ？ＶＤＤ５Ｖ一ｔＳｙ—ＩＩ２．５Ｖ１．２Ｖ，等础滤波Ｉ供电、，？？ＶＤＤ５ＶＳＮ７４ＬＶＣ４２４５Ａ￣ＭＣ３４０６３电巧＞；石品！图３．１０电源转换框图Ｆｉ３．１０Ｄｉａｒａｍｏｆｏｗｅｒｃｏｎｖｅｒｓｉｏｎｇｇｐ输入系统的巧Ｖ电压经过巧片，将巧Ｖ数字电压提升至＋１２Ｖ数字电压，＋１２Ｖ一２Ｖ数字电压在经过个滤波器后得到Ｗ模拟电压，为线阵〔畑供电，如图３．１１所示。甲。１哗Ｒ１６３０ＯＩ７３．３）一ｔｔＩａＲ１＂—，．．，１ｓｗｃＣＺ３Ｗ去ＤＲＣｔ＝ＺＩ、。，５４丄齡：白證ｉ。。４＂Ｍｅ３４０６３＾ＩＯＫ甲下３ｒｉ＾下，严＾ＡＶＷ早￣￣￣■—＜４＋坤速Ａ￣说２ｕ］６Ｓａ２￣＾￣￣斗ｊ＾ｌｌＯＺａｍＨ－團３．１１５Ｖ１２Ｖ升压电路－ｍＦｉ３．１１Ｓｔｅｕｃｉｒｃｕｉｔｆｒｏ５Ｖ化１２Ｖｇｐｐ２２ 第Ｈ章系统硬件电路设计－输入系统的５Ｖ电压经过电容滤波后，通过ＡＳＭ１１１７３Ｖ３稳压巧片将５Ｖ数字一电压转换成３．３Ｖ数字电压，再通过个滤波器将数字电压转换成模拟电压，为ＡＤ９９４５模拟接口供电。另外，ＵＳＢ接口芯片和ＲＳ４８５接口忘片所需的巧．３Ｖ电压转换电路与此相同。Ａｌｔｅｒａ公司生产的ＣｙｃｌｏｎｅｌＶ系列ＦＰＧＡ芯片主要包含有ＶＣＣＡ、ＶＣＣＤ、ＶＣＣＩＮＴ和ＶＣＣＩ０四种电源引脚。其中ＶＣＣＡ引脚是系统的辅助电压输入，需要巧．５Ｖ输入供电；ＶＣＣＤ是锁相环工作所需的电压；ＶＣＣＩＮＴ作为ＦＰＧＡ的内核电压，需要直流＋１．２Ｖ输入供电；ＶＣＣＩ０是ＦＰＧＡ的Ｉ／Ｏ接口的电压输入引脚，ＦＰＧＡ总共有４个输入输出接口ＢＡＭ每个ＭＮＫ可根据工作方式不同，，需要的电压供应也不．．１２同，本设计中所有输入输出部分都使用了巧３Ｖ电压供电。如图３所示。０紙３￣ｒ—ＵＳｆｆＪｍ包巧玄Ｊｍ化￣刪咖［７１ｏＩ７４３ｒ叫ｉａ８ｓ餐ＡＷ｜Ｉｆ｜Ｉ｜￣￣￣口＾芭Ｈｖｃｃ＾下Ｔ０４ｊ＞－１Ｇ巧＾￣Ｎ＾Ｉ！－ｚｚｒｍ－Ｉｚ－—Ｉ满献Ｓ议撕ｉｆ＋＝：＝：０１０４１Ｍ１４木ＩＩｌｏｏｕｆｉｆｉｅｙ！丄＿一＿Ｊ＿－＇＊－ｒ￣３ｓｊｓｓｒＳ３Ｓｒ＾３１图．２ＦＰＧＡ的电源电路Ｆｉ３．１２ＰｏｗｅｒｃｉｒｃｕｉｔｏｆＦＰＧＡｇ３．７系统Ｐ犯设计系统的Ｐ佛设计需要严格按照ＰＣＢ的布局布线规则完成。ＰＣＢ的布局布线规则如下所述：１．、布局：在ＰＣＢ设计过程中，应该遵循整齐紧凑、分布均匀等基本原则。在Ｐ地布局时优先考虑高速芯片的摆放，当遇到模拟数字混合电路时，应对模拟部分和数字部分进行划分。高速芯片及其外围器件的摆放应该遵循信号完整性的。原则，注意髙速信号线应该布置得尽量短２．布线：在进行ＰＣＢ的布线时，应先确定的参数是走线的线宽和线间距。走线的线宽很大程度上决定了阻抗，而线间距的决定因素则更为复杂，这就要求设计人员巧走线密度、串扰、功率么间进行权衡。本设计中最小线宽选择ｌＯｍｉｌ，最小线间距选择８ｍｉｌ。输入输出导线之间最好加地线隔离，如果无法避免平行，可Ｗ通过走弯线避免反馈稱合。３．电源：系统包含了多个电压值，在Ｐ畑设计应注意电源在传输过程中的干扰，在器件的附近应该选取合适的旁路电容，另外系统对模拟电压和数字电压进２３ 合化工业大学硕±学位论文行了区分，注意两者之间的差异。４．地：当系统同时包含模拟部分和数字部分时，尤其涉及到高速Ａ／Ｄ电路的情况下，为了降低噪声干扰，模拟地和数据地的划分就变得尤为重要。系统图像采集前端的ＰＣＢ如图３．１３所示。图３．１３系统前端采集板的ＰＣＢ－Ｆ．１３ＰＣ艮ｒｉｇ３ｏｆｆｒｏｎｔｅ打ｄａｃｑｕｉｓｉｔｉｏｎｂｏａｄ３．８本章小结本章主要对图像处理系统的硬件组成１＾１ＰＣＢ、原理图设计＞及系统的设计进行了阐述，主要包括图像信号采集和调理模块、通信模块、ＦＰＧＡ、数据缓存模块、ＰＣＢｌｔｉｕｒａｅｒ核屯模块ｙ？及电源模块。硬件电路的原理图和设计基于ＡＤｅｓｉ即软件平台，经过制版、焊接和调试，图像采集系统可Ｗ正常工作。２４ 第四章ＦＰＧＡ内部搜辑设计第四章巧ＧＡ内部适辑设什４．１ＦＰＧＡ内部還辑设计方案ＦＰＧＡ作为整个系统的控制粉已，其内部模块的设计Ｗ及模块之间的接口控制是系统设计的重中之重。它需要为线阵Ｃ畑和ＡＤ９９４日巧片产生驱动信号，控制Ｆ一外部ＳＤＲＡＭ巧片和内部ＩＦＯ的读写，此外大量的图像必须上传至ＰＣ机，这过２，程通过Ｕ涨．０接口实现，而对系统的参数设置是通过４８５串行总线实现的最后需要对图像进行预处理ＦＰＧＡ：。下面简要介绍内部各个模块Ｕ产生线阵ＣＣＤ和ＡＤ９９４５芯片正常工作所需要的时序驱动，对外部控制信号和配置参数，Ｗ产生相应的时序脉冲。ＰＧＡ一２）ＦＰＧＡ在对数据进行缓存过程中，，ＳＤＲＡＭ需要获得Ｆ发送的系列命令如预充电、读写操作等，并满足操作时序的要求。考虑到与其他模块的、自刷新同歩要求。，模块需实时接受、产生同步信号３）控制胎Ｂ２．０和４化接口芯片进行数据的传输。ＦＰＧＡ对ＵＳＢ接曰芯片发送控制信号和图像数据，实现图像数据从前端采集板到ＰＣ机的传输；４８５接口模块对ＰＣ发送来的数据做出实时相应，实现系统的参数配置。４一）图像预处理模块般包括图像的滤波、増强及边缘提取等，本设汁采用了中值滤波和Ｓｏｂｅｌ边缘操作。在设计中采用流水线操作和ＦＩＦＯ缓存对结构做了优化设计。４．２线阵ＣＣＤ和ＡＤ９９４５芯片的驱动模块４．２．１ＣＣＤ驱动时序分析ＴＯ）１２０抓采用Ｉ２Ｖ单电源电压供电，并由５Ｖ驱动脉冲驱动。其正常工作需要六路驱动脉冲，驱动脉冲的组成及其作用见表４．１。表４．１ＴＣＤ１２０弧的驱动脉冲及其作用Ｔａｂ４．１Ｄｒｉｖｉｎｕｌｓｅ扣ｎｃｔｉｏｎｏｆＴＣＤ１２０９Ｄｇｐ符号名称作用中１移位脉冲配合１２把ＣＣＤ信号电荷向输出方向移动）２移位脉冲与相同（１器最后一（）２Ｂ输出时钟移位寄存个电极｜ＲＳ复位控制信号清除残留在输出二极管中的电荷細转移口控信号控制光积分时间ＣＰ错位口控信号滤除尖脉冲噪声２５ 合肥工业大学硕±学位论文ＴＣＤ１２０９Ｄ的正常工作的时序图如图４．Ｉ所示，驱动的设计必须严格遵守时序１要求，必须为高电平，使細的。转移口控信号細高电平期间像素时钟信号巾下降沿落在（）ｌ的高电平上，这样可保证电荷信号向模拟移位寄存器和电极转ｊ移，ＳＨ，。电荷信号转移结束后驱动信号由高电平跳变为低电平同时器件中模一拟寄存器与光敏区相隔离。在像素时钟信号巾１和（）２的作用下，方面光敏区在｜积累电荷信号，，而模拟寄存器同时将电极中的信号电荷向输出转移经过光强调Ｕ＂制后的脉冲信号在输出端输出。巧巧巧＜权分財间ＺＺ，／ｊＳＨ—ｒＡ％Ｌｊ一窝？，二ｓｓ二ｓ泻；吳ｇ奇養養養養養ｉｉ羣ｉｃＲ；ｉｊｍｊＴｆＨｊｉＪｉｉｉｊｍＪＶｉ￣ｎ＿ｒＬｎｊｉｎｊＨｒＬｒＬｎｉｉｒＬｒＬｒＬｒＬｒＬｒＬｒＬｒＬｆｉｒｙｌ；Ｉｎｎｎｎｎｎ＾ｎｎｎｎｎｎｎｎｎｎｎｎｎｎｎｎｎｉ、ｎｎｎｎｎｎ皆ｒ三岂ｉｉ：ｙ阳ｓｎｎｉＫｎｎｎ员巧ｎ，巧巧巧ｆｌｎｎ円ｎｎｎｎｇｎ日ｎｎｎ巧円ｎ，，！ｎｊｊｆｌ：／魁ＣＰＪ＿ＬＪ＿￡Ｊ＾ｖＪＬＪＬＪＬＪＵＬＪｙＬＪＬＪＬＪＬＪＬＪＬＪＬＪＬＪＬＪＬＪＬＪＬＪＬＪＬＪＬａＪＬＪＬＪＬＪＬＪｌ＿ｆｌ４４＾ｖ＾＾｜１呈是１是ｉｉｉ呈ｓ？圓Ｓ圍！ｉｉｉｉｉｉｉｉｉｌ！Ｕｉ成巧布１６个巧记３个命九２０４８个橡输３个单油４个咏／ｌ：■ｊｔ！三己。｝＜３２峡免８个曲元Ａ出辛玄灼巧（２０８８个带化）图４．１ＴＣＤ１２０９Ｄ的工作时序图Ｆｉ４」ＴｉｍｉｎｄｉａｒａｍｏｆＴＣＤ１２０９Ｄｇｇｇ細处在低电平的时间应该大于２０８８个像素时钟信号＾的周期，只有这样才能在下一行信号到来之前第一行信号能全部转移出器件。当細出现下降沿时，输出端便开始输出信号：３２０４８。输出信号的顺序依次为个哑元信号与２个有效一像敏单元信号和８个哑元信号，共为２０８８个信号，在像素时钟信号的作用下依次输出。ＴＣＤ１２０抓的基本时序要求如图４．２所示。ＳＨ於ＣＰＴｍｎ，，ｉｉｇＲＳＣＰＴｍｉ从，．ＯＳｉ巧￣＂可Ｆ？Ｔ１９巧巧＂．—〇？Ｉ，ｒ，ｔＨ？一＂冬ｓＩ＂＾Ａ＿ｉ，６ＶＩ＾＂，＜？＼ｒ＼ｊ￣＾＂？１＾１图４．２ＴＣＤ１２０９Ｄ的时序要求Ｆ１４．２ＴｉｍｉｎｒｅｕｉｒｅｍｅｎｔｓｏｆＴＣＤ１２０９Ｄｇｇｑ２６ 第四章ＦＰＧＡ内部逻辑设计４．２．２ＣＣＤ时序驱动设计ＣＣＤ一驱动脉冲只有严格满足时序要求，该才能保持正常工作，送点非常重要。线阵Ｃ畑驱动的实现方法有多种，可ｙＡ采用分立元件及７４系列芯片来搭建；２可Ｗ将配置数据直接存储在ＥｐＲ０Ｍ中，等到上电时读出驱动信号；也可Ｗ利用大规模可编程逻辑器件ＦＰＧＡ来实现。上述实现方法中ＦＰＧＡ驱动方法由于简单、可靠并且易于修改，所Ｗ本系统采用ＦＰＧＡ来产生驱动信号。基于上述ＣＣＤ工作原理及驱动时序的分析，用Ｖｅｒｉｌｏｇ语言和Ａｌｔｅｒａ的ＱｕａｒｔｕｓＩＩ平台对驱动电路进行了设计。考虑到系统中多个模块的同步要求，设计了同步信号。设计主要用了两个计数变量：主时钟计数变量ｃｏｕｎｔｅｒｌ和设计ＲＳ、ＣＰ驱动时的计数变量ｃｏｕｎｔｅｒｓ。ｃｏｕｎｔｅｒｌ按照２１００个像元计数，没有按照２０８８个像，留有１２个像元余量。細和（）１由ｃｏｕｎｔｅｒｌ的计数值控制元计数，根据时序驱｜一？动要求来设定计数值。在峽内，当ｃｏｕｎｔｅｒｌ计数值在２９９９时，拉高复位控？制信号ＳＨ，而初始时刻＾保持高电平的时间比細长，设定ｃｏｕｎｔｅｒｌ在０１２９时保持和高电平，之后即对主时钟分频。方法是每当ｃｏｕｎｔｅｒｌ［４］发生变化时，２翻转（）１；对＜）１反相即可得到料和＜＞２Ｂ的驱动信号（）为高电平时，对ｃｏｕｎｔｅｒｓ。当１｜｜ｔＬ一开始计数，扣是由主时钟３２分频得到，所ＪＡ在个周期内，批保持高电平的时？？间为１６个时钟周期ｃｏｕｎｔｅｒｓ０８ＲＳ９巧时。计数值在时设定为高电平；在设定ＲＳ为高电平。利用Ｍｏｄｅｌｓｉｍ对驱动进行了功能仿真，仿真波形如图４．３所示。■—＇—＇ＩＪＵ）；Ｕ：｝＿＿Ｊ—１＾—，．ｂｉｌ———占‘ｐｌｌ：畫：嘴碱Ｖ？Ｌ图４．３ＣＣＤ驱动时序仿真图Ｆ．ｉ４３ＳｉｍｕｌａｔｉｏｎｆｄｒｉｖｅｔｉｍｉｎｇｇｏＣＣＤ从仿真波形可Ｗ看到，Ｔ畑１２０９Ｄ的工作时序正确，满足巧片的时序驱动要求，对时序信号放大后并无组合逻辑毛刺。４．２．３ＡＤ９９４５驱动时序分析ＡＤ９９４５内部有４个寄存器，分别为工作寄存器、控制寄存器、暗电平巧位寄存器、ＶＧＡ增益寄存器。要使ＡＤ９９４５能正常工作，实现需要对其内部寄存器进２７ 合肥工业大学硕±学位论文行配置，４０９９４５内部寄存器及其功能见表４．２。表４．２ＡＤ９９４５内部寄存器说明Ｔａｂ４．２ＤｅｓｃｒｉｐｔｉｏｎｓｏｆｉｎｔｅｒｎａｌｒｅｇｉｓｔｅｒｓｉｎＡＤ９９４５名称数据位地址位功能ＤＯ软件复位（１恢复寄存器为默认值，０正常工作）Ｄ２Ｄ１掉电模式（００正常，０１备用，１０全部关闭）．Ｄ３孤巧位使能（１关，０开）ＯｐｅｒａｔｉｏｎＤ５，Ｄ４００００测试模式（应设为００）Ｄ６ＰＭＪ（消隐电平Ｄ８．Ｄ７低増益模式（通常设为００）？Ｄ１１Ｄ９测试模式０００）（应设为ＤＯＳ肥／Ｓ曲输入极性（１高有效，０低有效）Ｄ１ＤＡＴＡＣＬＫ输入极性，０低有效）（１高有效Ｄ２ＣＬＰ０Ｂ输入极性（１高有效，０低有效）Ｄ３ＰＢＬＫ输入极性（１高有效，０低有效）Ｃｏｎｔｒｏｌ０００１Ｄ４兰态数据输出（１输出高阻态，０输出有效）Ｄ５数据输出锁存（１不锁存，０由ＤＡＴＡＣＬＫ锁存）Ｄ６数据输出编码（１格雷码，０二进制）？Ｄ１１Ｄ７测试模式（应设为０００００）？巧ＣｌａｍｐＬｅｖｅｌＤ７ＤＯ００１０ＯＢＣｌａｍｐ值（０：ＯＬＳＢ，５：２５５ＬＳＢ）？ＶＧＡＧａｉｎ帕ＤＯ００１１ＶＧＡ增益（０：６地，１０２３：４０地）通过３线（ＳＣＫ、ＳＤＡＴＡ、ＳＬ）串行数字接口对ＡＤ９９４５内部寄存器进行配置，可改变放大器的增益和输入时钟的极性。寄存器化址线有Ａ３Ａ２Ａ１Ａ０四位，数据１２位，不足１２位的由零填充＾１对单个位不超过。每次对寄存器进行配置时，可！＾？寄存器配置，也可对所有寄存器进行连凄配置，本设计采用单次配置方式，示意图如图４．４所示。————ＷＫ１ｎｎｎｎｒｍｒｍｎｒｍｎｎｎｎｒｒ＂ＳＬＩ图４．４寄存器配置示意图＂Ｆ４４Ｄｒａｉｇ．ｉａｇｒａｍｏｆｒｅｇｉｓｔｅｒｃｏｎｆｉｇｕｔｉｏｎ２８ 第四章ＦＰＧＡ内部攫辑设汁双相关采样需要Ｈ路脉冲信号洲Ｐ、Ｓ册和ＤＡＴＡＣＬＫ。細Ｐ和細Ｄ分别在上升沿对参考电平和数据电平进行采样，ＤＡＴＡＣＬＫ时钟脉冲的上升沿介于細Ｄ脉冲的一上升沿与下个甜Ｐ脉冲的下降沿之间。通常細Ｐ、Ｓ册脉冲会因为内部传递延迟而出现延时，因此，信号采样位置的选取是至关重要的。双相关采样的时序如图４．５所示。／％？，１ｃ叫ｆ？￣￣￣￣￣㈱＿＿ＩＩ＿ｆ１＿ＩＬＪＩ＿ＩＩｉ￣ＩｆＩＩＩ１１ＩＩＩｒ：ＩｒＫ乂之乂乂■＾，＼Ｈ＼Ｉ图４．５ＡＤ９９４５采样时序图Ｆｉ４．５ＤｉａｒａｍｏｆｓａｍｉＡｇｇｐｌｉｎｇｓｅｕｅｎｃｅｎＤ９９４５ｑ４．２．４ＡＤ９９４５时序驱动设计ＡＤ９９４５的最高工作频率为４０ＭＨｚ，因为本系统中前端ＣＣＤ信号的输出频率为４ＭＨｚ，为了实现数据的同步传递，把ＡＤ９９４５的工作频率设定为４ＭＨｚ。当ＣＣＤ的信号频率为４０ＭＨｚ时，各个驱动脉冲的相位关系如表４．３所示。需要法意的是，如果ＣＣＤ的信号频率发生变化，相应的驱动脉冲信号的频率也该发生变化。表４．３时序脉冲的相位关系Ｔａｂ４．３Ｐｈａｓｅｒｅｌａｔｉｏｎｓｈｉｏｆｔｉｍｉｎｕｌｓｅｓｐｇｐ参数最小最大ＤＡＴＡＣＬＫ、Ｓ册、Ｓ册时钟周期／ｎｓ２５ＤＡＴＡＣＬＫ高／低电平脉冲宽度／ｎｓ１０１２．５Ｓ抓脉冲宽度／ｎｓ６．巧ＳＨＰ脉冲宽度／ｎｓ６．巧化Ｐ０Ｂ脉冲宽度／ｎｓ２２０Ｓ册上升沿到ＳＨＤ下降沿／ｎｓ６．巧ＳＨＰ上Ｓ皿ｎｓ１１．升沿到上升沿／．２５１１２５内部时钟延迟／ｎｓ３输出延迟／ｎｓ９．５Ｓ沈的最高频率／ＭＨｚ１０由于前端ＣＣＤ信号的输出频率为４醒Ｚ，所Ｗ送里把ＡＤ９９４５的工作频率设为２９ 合肥工业大学硕±学位论文４ＨＭ一ＺＰＤＡＴＡＣＬＫ。由洲、Ｓ阳和么间的相位关系可知，驱动模块需要个八倍于３２ＭＨｚＦＰＧＡ一一４０ＭＨｚ工作频率的基准时钟，即，的时钟信号之由块的有源晶振产生，想要得到３２ＨＭＺ的信号，可＾＾Ｊ＞利用ＦＰＧＡ内部的锁相环ＰＬＬ完成４／５的小数倍频。在ＡＤ９９４５正常工作么前需要对其内部寄存器进行配置，使其在需要的状态下工作，这里的配置是通过３线串行数字接口完成３２丽Ｚ基。首先在准时钟下定一ｃｏｕｎｔｅｒ义个八进制计数器ｌ，当ｃｏｕｎｔｅｒｌ计到３时对时钟ＳＣＫ进行翻转，其次是产生内部寄存器载入脉冲化，在时钟ＳＣＫ下进行５２次计数，计数期间化置为０，结束后置为１，并在低电平期间的ＳＣＫ上升沿对ＳＤＡＴＡ进行５２次串行写入。利用Ｍｏｄｅｌｓｉｍ仿真结果如图４．６所示。ＨＢｍＨｍＨｍｍＨＨｍＢｍｎｍｍ？曲画画曲＾Ｗ规刷ｉ段削ｉ關圍誦画顯拙的誦醒助ｒｔ＾曲姑删ｌ明Ｉ————４ＡＤ９９４５图．目寄存器配置仿真图Ｆｉｇ４．６Ｓｉｍｕｌａｔｉｏｎｏｆｒｅｇｉｓｔｅｒｃｏｎｆｉｇｕｒ巧ｉｏｎｉｎＡＤ９９４５完成对ＡＤ９９４５内部寄存器的配置，规定了其工作方式后，即可设计ＡＤ９９巧的采样时钟細Ｐ、Ｓ册和ＤＡＴＡＣＬＫ。ＤＡＴＡＣＬＫ是图像信号同步时钟，应该与ＣＣＤ输出信号严格匹配，其占空比为０．５，产生的方法是对基准时钟进行二倍频。ＳＨＰ和Ｓ１阳的占空比均为０．７５，不同的是ＳＨＰ的相位超前于Ｓ册半个周期。用ｍｏｄｅｌｓｉｍ仿真结果如图４．７所示。如如綱ｋ權胁＂）帕賴細＾１＇？‘ＴＴ；／島［］ｒｒｎＴｊＴｉｉｉｊ巧川ｆｔ：］ｉ也强ｕｔｈｔ雨ｎ」ｉｊｆｉｒｉ，去巧ｗ；／心常聲’通田——ａ雖讓舅窗图４．７ＡＤ９９４５的信号采集时序仿真图巧４．７ＳｉｍｕｌａｔｉｏｎｏｆｓｉｎａｌａｃｕｉｓｉｔｉｏｎｉｎＡＤ９９４５这ｇｑ４．３外部存储器接口模块４．３．１ＳＤＲＡＭ的基本操作和指令ＳＤＲＡＭ可（＾实现多种操作，包括：初始化（Ｉｎｉｔｉａｌｉｚａｔｉｏｎ）、空闲等待（Ｉｄｌｅ）、３０ 第四章ＦＰＧＡ内部攫辑设计预充电（Ｐｒｅｃｈａｒｇｅ）、寄存器设置（ＭＲＳ，ＭｏｄｅＲｅｇｉｓｔｅｒＳｅｔ）、刷新化ｅｆｒｅｓｈ）、－激活（Ａｃｔｉｖａｔｅ）、自刷新（Ｓｅｌｆｒｅｆｒｅｓｈ）、镇／写操作（Ｒｅａｄ／Ｗｒｉｔｅ）和节电Ｂｗ（Ｐｏｗｅｒｄｏｗｎ）等。送些操作是通过信号线抓ＡＳ、狀ＡＳ、＃ＷＥ共同控制来实现的，＂＂＂＂其信号组合表见表４．４。表中Ｌ表示低电平，Ｈ表示島电平。表４．４ＳＤＲＭ控制命令Ｔａｂ４．４ＣｏｎｔｒｏｌｃｏｍｍａｎｄｓｏｆＳＤＲＡＭ命令缩写＃ＭＳ＃ＣＡＳ＃ＷＥ空操作ＮＯＰＨＨＨ页操作ＡＣＴＬＨＨ读操作畑ＨＬＨ写操作ＷＲＨＬＬ突然终止操作ＢＴＨＨＬ预充电ＰＣＨＬＨＬ刷新操作ＡＲＦＬＬＨ模式酷置寄存器ＬＭＲＬＬＬ在进行私片初始化操作时，最为关键的步骤就是模式寄存器的配置，送影响到后面读写数据的具体操作。模式寄存器配置包括配置突发长度、潜伏模式和突式寄存器的设置见图４．８。发类型，模化址总线ＢＡ１ＢＡＯＡｌｌＡ１０Ａ９ＡＳＡ７Ａ６Ａ５Ａ４Ａ３Ａ２Ａ１Ａ０ＩＩＩＩＩＩＩＩＩＩＩＩＩ模式奇存器ｉｉｉｉｉｉｉｉｉｉｉｉｉｉ操作模式ＣＡｓｍ伏＾ｂｔ突发长度Ｉ｜｜操作式严—ＢＡ１，八，ＩｌＢＡＯＡ。Ａ＂Ａ９ＡＳＡ７横式乂３｜方式０００００００突发祷巧＾爱写顺序００００―＾００Ｉ突发镑／巧ＩＩＩ交措图４．８ＳＤＲＭ模式寄存器的设置巧４ｔｔｉｎＳＤＲＡＭｒｅｉｔｒｓｇ．８Ｓｅｇｏｆｍｏｄｅｓｅｇ４．义２ＳＤＲＡＭ的巧始化和自刷新一沈ＲＡＭ和其他硬件样，每次在正式使用么前都需要经过初始化。ＳＤＲＡＭ的：首先发送预充电指令并满足取消锁定的时间要求（至少２０ｎｓ）初始化过程为；６３ｎｓ一发送自刷新指令并满足自动刷新的时间要求（至少）；重复执行上操作；３１ 合肥工业大学硕±学位论文最后发送模式寄存器装载指令和相关配置信息并满足配置卻ＲＡＭ所需要的时间（至少６３ｎｓ）。这样就完成了ＳＤＲＡＭ的初始化操作，其物理时序图如图４．９所示。巧＊，？Ｔｔｆｎ１７ｂ！ｒｐ？ＪＴ２Ｔ呈ｐｐ外ｕ。Ａ似＜丰叩１Ｉ（■－＂＂■＊＂—＇——＇＇＇广文＂…ＷＷ寧两朽／ＷＦＷＩＴ［—Ｉｉ主ｓｄＩ＇ＩＩｊ１ＡＨ＆＂Ｉ＇品＾Ｗ赏巧嗦嗦ｗｂ／／研乃巧Ｍｆｙ／，输沒皆．Ｕ／ｆ／ｆ藻《ｆｍ／／／ｌ旬宵研ＩＭＴＩＫＭ／．＾＾兰ｉＬ＇ＩＭｌｔｍａＵ，。ｉｉｆ巳，。ｉＩ（￣Ｍ。妨燃巧弯燃嫩双奶啄燃说方众激ＳＴ臟巧卿甲在。辆甲产＾Ｗ１巧／乂／岭／汾必妨：城说槪份魏／／／／／／Ｍ／／）ｒ＾ｒｗ／．嗦于夺ｊ岭伞ＤＯＴ，，ＯＣＡｔ……—．钱４．Ｉ＾１Ｊ＊ＩＡｉｆＰｗ？ｅ－ｒｕ￡１｜ｔ＼。＼＊、、＾Ｖ＞、、ｆ＾ｒ＾ｍＭｏｃ＆ｔＢｉｅｊＫ３Ｓｔｄ！？？？？巧ＡＵＴＯ站巧：？？ＡＵＴＯ巧ｆ始ＳＨｇＫ＾Ｃ＂ｂａ地泌，駭ＤＯｆｒｒ〔ＡｆｅＥ驟Ｕ嫩巧ＷＥＯ图４．９ＳＤＲＡＭ的初始化时序图＊巧４．９ＴｉｉｎｄｉａｉａｍＤＲＡＭｉｚａｏｎ爸ｍｇｇｏｆＳｉｎｔｉａｌｉｔｉＳＤＲＡＭ资源逻辑的本质就是电容，电荷随着时间的流逝，数据内容会丢失，一因此ＳＤＲＡＭ必须每隔段时间刷新这些电容，使得电容的内容可Ｗ得到恢复。自刷新的过程为：首先向ＳＤＲＡＭ发送预充电命令并满足消耗时间的要求，释放所有资源库；向ＳＤＲＡＭ发送自刷新命令并满足消耗时间的要求；刷新内部逻辑的内容；一操作ＤＲＡＭ重复上，这样就完成了Ｓ的自刷新操作。４．３．３ＳＤＲＡＭ的读／写操作列地址可Ｘ一Ｌ：和读写指令起发出，但是列读写指令与行有效指令之间应该有时间延迟，这里的延迟也称作间隔。它是有存储器内部的存储阵列所对应的电子一一元件的响应时间决定的，存储阵列内部的元件从个状态翻转到另个状态就称为响应。当行地址和列地址都被选择后，储存器内部的储存单元就选定了某个具体的位置，这时需要将待发送的数据从输入输出通道送往数据总线。由于存储器芯片一一里集成了许多数量的晶体管，晶体营般在开关状态切换或者反应都需要定的时间一一，这就造成了数据输出发生的延迟。般在发送数据之前，应专口设定个一，只有这样才能保证发送信号的强度。因此缓冲时间，通常为个时钟周期，在数据总线上进行数据传输之前，待发送的数据应在时钟上升沿到来之前就被触发，３２ 第四章ＦＰＧＡ内部逻揖设计一４１０经过段时间后把数据到数据总线上去。数据读出时的时序关系见图．。Ｔ巧巧ＴＯＴ１Ｔ２Ｔ３Ｔ４巧Ｓ—？＂—．－——〔化■马Ｉ］ｆ］ＩＪＩｐ＾主］［喘ＫｋＳｔＣＫＨ…￣＇￣￣￣＇ｃ＂巧＼ｎｇｗｗｗｗｍｕｗｗＭＳ叩餐ＩＣｏｍｍａｎｄＫｍｓ…科’、Ｉ＇。。＂＂＂）／／／Ｗ／／＂＂讯丽淚＼ＶＭｋ抓ＴＫｉＭｈ／／／／／／／激／Ｗ／／汾／巧伞坤／义／／令／／／％ｂＳＶ＾ＨＩＩＩ／＼１＇！广ＩｉｆＡＳＨｒｖｂｌｃｏｒ？ｈａＡＥＡｌｕｔｃｒ？ｊｐｇ｜’＇ｗ■／ｆｈｆ／／／／／／／／／／ｆ／／／ｗ／）／／ｆ＂／／＂ｈｉＭｉｉｉｈｉｍＫ２ｍｉＬ（ｉｉｉ＾＾ｉ＾＾ｔＡＣ如ｔｆｉＣ．■■■ｔｔＶ＾Ｃ〇Ｈ〇Ｈｋ＞Ｈ々Ｈ…＾咕＝（：巳ＣＬ２Ｉ如＾Ｌ—ＩｔｆｔＳＡ＾Ｉ，，Ｄｏｎ，ＣａｗＵｎｄｅｆｋｒｅｄ图４．１０Ｓ抓Ｍ读数据时序图巧斗．１０ＴｉｉｒａｍｆｒｅａｄｉｎｉｎＳＤＲＡＭ装ｉｍｎｇｄａｏｗｏｒｄｇｇ—一ｔＲＣＤ，Ｌ。和读数据样，写数据也是在段时间进行的不同的是写操作没有Ｃ—另外需要注意的是在列寻址时，ＷＥ直处于有效状态。数据写入时的时序关系见图４．１１。ＴＯＴｌ１２ＴＴ４Ｔ７Ｔ８巧３巧巧—￣￣￣＿■—■—￣—￣—￣—Ｃ比＝１ＩｉＩＩ！＿Ｊｂ＝Ｆｌ＝ｒＦＬＪＩＩ＿＿ｉＦｋ：ＫＳＨｊ皆ＩＩ￣￣￣￣ＷＷ￣ＷＷＷＷＷＷＷ说王抑汽Ｉｃｏｍｍａｎｄ后ｋ邮ｔＣＭＨＩ曙妨飘疆勝星星历妨奶妨妨ｗ蕭／／／／／／／／／妨巧巧申申寺化导一Ａｄｄ，＂，户……ｒｅｃｈａｒＥｗｂｌｅ８＂。ｐｅＩ吟ｇ｜ｗ。賞早ｉｍｍｍｒｍｉｆｉｍｗ／｝戸脯ｍｍｍｗｆｉＴ／讯ｊ严巧ｔＡＳｈＨＢＡ。Ｂｗ’乂／…／／／＂）ｆ／＂＂………ｔ〇Ｓ电Ｈ惦＆Ｈ电Ｓ杞Ｈ＆ＨｔＲＣＤｔＷＲ抑Ｔ，，ｔｏ＾ＩｔＲＣ■图Ｄｏ。、Ｃａｒｅ图４．１１ＳＤＲＡＭ写数据时序图巧４．１１ＴｉｍｉｎｇｄｉａｇｒａｍｏｆｗｒｉｔｉｎｇｗｏｒｄｉｎＳＤＲＡＭ这３３ 合肥工业大学硕上？学位论文４．３．４ＳＤＲＡＭ接口模块设计ＳＤＲＡＭ顶层模块链接如图４．１２所示，因为ＳＤＲＡＭ只有在上电时调用初始化模一块次，所Ｌ：ＩＳＤＲＡＮ巧始化功能拥有独立的模块。初始化模块有用来发送命令的，信号，块同时需要接受初始化完成的反馈、列和行地址信号Ｗ及模块启动信号信号。ＳＤＲＡＭ功能模块有Ｓ个基本功能，分别是自动刷新、读操作和写操作，其中读写操作和自动刷新操作应该有独立的反馈信号来表示完成相应的操作。该模块有数据的Ｉ／Ｏ信号、地址信号及读写请求信号，地址输出信号的作用同初始化一模块致。最后由ＳＤＲＡＭ控制模块来控制洲ＲＡＮ初始化模块和ＳＤＲＡＭ功能模块，有使能各个操作的信号和相应操作的反馈信号。＇心化．－４０Ｓ的船Ｕ！；｜＇＂＊—＊＊＾＊？１＞４ｊ＿Ｏ。關〇ＣＵＫ￣鄉瑪眠？－：［二＾Ｈ＾：烹蒸樹ＩＩ。励二晋晴。舰併Ｓ杞赚目张．〇：脚＿ｒｒ＾ｊｔｒｒＴ１，—御，Ｃ。巧。船托；匹＞編占—＿历Ｉ！；Ｉ叩：＇巧！＊乙３巧［０（！巧０ｅ－＾＿卿哄；巧：巧＿柿＿３川。１細－叫式５５０脚化鸿＾騎＿約＿；吉［Ｉ：加，蠢，内Ｉ＂？－－—＿，．…吃．却ｉ＊。，ｒ二二？艰巧為＾．—」巧Ｔｕ４３？＊８｜１ＢＳｋＳ＿４為．ｇ＾］Ｉ－－、ｉｉ…。｜。‘—一ＬＩ＇＂９職崎际巧技；‘阳臣ａＩ、＇？广＂过Ｉ狂。Ｌ■０側巧祐Ｌ始１５Ｄ！ＩＬ一■３）［ＰＷＵＤＱＭｇ＾＞＿＾！化々Ｊ■。挪说队刈区＾口选Ｎ￡巧區＾＿图４．１２ＳＤＲＡＭ顶层模块锭接Ｆｉ４．１２Ｉｎ化ｒｌｉｎｋａｅｏｆＳＤＲＡＶｍｏｄｕｌｅｇｇＩＵｏｐ４．４ＦＩＦＯ缓存模块一ＦＩＦＯ作为种特殊的存储器，通常应用在产生数据接口的部分，对数据进行存储、缓冲。在异步电路中，它可用于异步时钟域数据的缓冲，因为时钟之间的一Ｌ、频率和相位独立，乂巧止数据在传输过程中发生丢失。因此设计个高可靠性高速的异步ＦＩＦＯ电路是很有必要的，ＦＩＦＯ设计的关键是产生可靠的ＦＩＦＯ读写Ｗ＂指针和空满状态标志。４．４．１异步ＦＩＲ）的结构设计Ｆ一异步ＩＦＯ地址指针般采用格雷码计数器，因为二进制计数器计数时所有位都有可能发生变化，不利于跨时钟域的同步。比如３位二进制数从３（０１１）变到４（１００）时，所有位均发生了变化。因此，門Ｆ０的读写地址指针都采用格雷码计数器。３４ 第四章ＦＰＧＡ内部逻辑设计＂＂＂＂在异步門Ｆ０的设计中，最关键的是产生門Ｆ０空／满状态标志，主要＂＂＂＂有两个问風异步时钟域问题和ＦＩＦＯ读／写指针相等时准确区分读空和写满。可Ｗ采用格雷码计数器解决异步时钟域问题，；对于读空和写满状态的区分可Ｗ一对ＦＩＦＯ地址空间进行划分，般将其划分为四个部分。通过比较读指针和写指＞。日针的相对位置，通过对最高两位译码１＾１确定円是接近空转态还是满状态，从Ｗ而生成正确的空满状态标志。异步ＦＩＦＯ的结构框图如图４．１３所示。为了便于分析和移植，依据功能和时钟域对其结构进行了划分：（ａｓｎｃｆｉｆｏ）所有ＦＩＦＯＵ顶层模块巧＿，对模块进行封装；２）双口ＲＡＭ模块（ｄｐ＿ｒａｍ），实现对ＦＩＦＯ的读／写操作；３）异步比较器模块（ａｓｙｓｎｃ＿ｃｍｐ），比较ＦＩＦＯ的读地址和写地址指针；＇４）写满控制模块（ｗｐｔｒｕｌｌ），产生打Ｆ０写地化指针和写满标志ｊ；５）（ｒｐｔｒｅｒａｔ），产生打Ｆ０读地址指针和。读空控制模块＿ｐｙ读空标志写数据读数据１？ｗｄａｔａｒｄａｔａ＾￣￣＾ＲＡＭ、思供指针写指针ｗｄｋｅｎ与读空与写满逻辑攫辑ｗａｄｄｒｒａｄｄｒｒｐｔｒｗｐｔｒ写针＼读允许＂ｅｑ写允奔ｗｗｑ＾ｗｍｐｔｙ写满ｗｆｕＭ读空？？ａｅｍｐｔｙ＿ｎａｆｕ读时钟ｌｌｎ和？＼—１Ｉ１Ｉ＇＂？〉？异步＾！Ｑ比较器Ｋ９写时钟Ｉ接近满接近空写复位Ｉ读复位＿Ｉ｜图４．１３异步ＦＴＦ０结掏框图４１ｒｒａｍｏＦ巧ｇ．３Ｓｔｒｕｃｔｕｅｄｉａｇｆａｓｙｎｃｈ阳ｎｏｕｓＩＦＯｍｏｄｕｌｅａｓｎｃｆｉｆｏｒｄａｔａｒｅｍｔｗｄａｔａｗｆｌｉｌｌ，，ｙ＿（，ｐｙ，ｗｒｅｗｃｌｋｗｒｓｔｎｒｒｅｒｃｌｋｒｒｅｓｔｎ，，—，，）；ｑｑ，＿Ｗ＝ｐａｒａｍｅｔｅｒＤＡＴＡＩＤＴＨ８；＿３５ 合肥工业大学硕±学位论文＝ａｒａｍｅｔｅｒＡＤＤＲＷＩＤＴＨ４ｐ；＿ｔＡＤＤＲ－１ｏｕｕＷＩＤＴＨ：０ｒｄａｔａ；巧［＿］ｏｕｔｐｕｔｗｆｕｌｌ；ｏｕｔｕｔｒｅｍｐｔｙｐ；ｔＡＤＤ民－１０ｗｄａ化ｉｎｕＷＩＤＴＨ：ｐ［—］；ｉｎｕｔｗｒｅｗｄｋｗｒｓｔ打，，；ｐｑ＿ｉ打山ｒｒｅｒｃｌｋｒｒｓｔ打口ｑ，，—；ｅｎｄｍｏｄｕｌｅ４．４．２异步ＦＩＦＯ的实现、ＦＦＯ为例Ｖｅｒｉｌｏｇ根据Ｗ上分析，深度为１６数据宽度为８位的异步Ｉ，用册Ｌ语言编写了各个模块，并采用Ｍｏｄｅｌｓｉｍ仿真工具仿真验证。图４．１４中Ａ图是读时钟频率大于写时钟频率的情况，而Ｂ图的情况刚好相反。隨ｇＢＭＭＷＢＢＭＭｍｉｉｉｉｌｗｉ■曲８‘Ｈｊｉｑ鷄某■ＷＢＢ——減ＢａｍｍｓＳＳ＾＾ｍＳＳｍｕｅｓ＾ｍＢ閱瞧關圓圓圈班曲圓苗（Ａ）ＡＪｔｔｇｊＷＢ—Ｂ——Ｗ———Ｈ—Ｈ—Ｗ—————ａ————ｇ＾＾ｇｇＳＢｇｇ—ａＢｇｇＢＢＢＢ■Ｔ■！！■■■■■■■■■—＾—ｍｉｎｉｏｍｉ奶巧ＩＢ（）图４．１４异步ＦＩＦＯ时序仿真ＦＴｉｍｉｎｓｉｍ山ａｉａｎｃｈｒｏｎｏｕＦｉｇ斗．１４ｇｔｏｎｏｆｓｙｓＦＩＯ３６ 第四章ＦＰＧＡ内部還辑设计４．５Ｕ犯控制接口模块对系统的通信部分的设计包括两个方面；ＵＳＢ２．０通信和盼４８５通信。其中对ＵＳＢ２．０通信设计包括ＦＰＧＡ与ＣＹ７Ｃ６８０１３Ａ芯片接口控制的Ｖｅｄｌｏｇ册Ｌ程序及ＵＳＢ固件程序和驱动程序。本节主要研究ＦＰＧＡ对ＣＹ７Ｃ６８０１３Ａ芯片的控制部分，Ｕ犯固件设备驱动则可从官方开发套件包中获取，只需对配置参数稍做改动。同样，本节对ＲＳ４８５通信部分的设计也只包括ＦＰＧＡ对ＳＰ３４８５芯片的控制，不涉及应用程序。４．５．１ＣＹ７Ｃ６８０１３Ａ抵片別ａｖｅＦＩＦＯ工作方式ＣＹ７Ｃ６８０１３Ａ有两种接口方式：胖ＩＦ方式和Ｓｌａｖｅ門Ｆ０方式，ＳｌａｖｅＦＩＦＯ方式是从机方式，主控制器对数据缓冲区的操作与普通ＦＩＦＯ类似。ＧＰＩＦ方式是Ｗ软件编程读写控制波形的主机方式，可对任何类型接口的控制器进行数据的主动读写，ＧＰＩＦ方式时序的描述比较复杂，对时序要求化较严格，需要使用专用＂２３开发工具来实现时序的控制。相比徘ＩＰ方式，ＳｌａｖｅＦＩＦＯ方式更为容易实现ＳｌａｖｅＦ０ＳｌａｖｅＦＩＦＯ拴制，所Ｗ本系统选择使用門方式。传输方式又包括同步和异步两种模式，同步模式的传输速度理论上可达到６０ＭＢ／Ｓ，而异步模式只有２０ＭＢ／Ｓ。因此本系统选择同步ＳｌａｖｅＦＩＦＯ方式进行数据传输。ＳｌａｖｅＦＩＦＯ传输的示意图如图４．１５所示。Ｆ）（２巧片ＦＩ的端点ＳｌａｖｅＦＩＦＯ門的外ｌ量传输琴收发器＿Ｓａｖｅ口？＋．．一＾璋Ｉ巧＿￣从控制器ｎ缓ｆ冲反机逻＊＊Ｉ辑８０５１固件Ｉ图４．１５Ｓｌａｖｅ門Ｆ０传输示意图Ｆｉｇ４．１５ＤｉａｇｒａｍｏｆＳｌａｖｅＦＩＦＯｔｒａｎｓｍｉｓｓｉｏｎ当ＣＹ７Ｃ６８０１３Ａ巧片工作在Ｓｌａｖｅ門ＦＯ工作方式下时，芯片并不参与数据传一ＵＳＢ２口和输的控制操作．０，只是作为个接数据缓存器而实现与主机的高速通巧，由ＦＰＧＡ提供满足ＳｌａｖｅＦＩＦＯ要求的传输时序。ＳｌａｖｅＦＩＦＯ相关寄存器的一配置和工作模式的控制由忘片内嵌的８０５１固件实现，这过程在上电之后即完一ｖｅ円Ｆ０工成。旦Ｓｌａ作模式确定并完成相关的寄存器的配置，８０５１固件不再参与任何操作，主控制器ＦＰＧＡ根据ＳｌａｖｅＦＩＦＯ的传输时序与主机进行通讯。ＣＹ７Ｃ６８０１３Ａ端点配畳方式很灵活，，大容量高带宽的数据传输点有ＥＰ２，４６３７ 合肥工业大学硕－上学位论文一８．巧，和，可设置为ＩＮ或ＯＵＴ端点。端点配置模式如图４所示每个門？０有个地址，由ＦＰＧＡ通过ＦＩＦ０ＡＤＲ进行选取。＇１ＩＩＩＥＰＱＮ＆ＱＵＴＲｎ＇ＲＤ１四１ｌｒ＾［＾｜应＾回ＪＣＭＨ应Ｊ应□应ＩＴ四□￣￣＾１ＩＩ巨ＰＩ１４Ｉｒｉ应□ＩＩ１ｉＮ四□ｄＵＤ［６｜区Ｉ］应＾应ｎ歷ｎ应ｕ巧ｉｅｒｉｎ１ｏｕ了Ｅ１ｉｒ＾１ｒｗｉｒｉｒｉｒ＾ｉｒ＾Ｈ］ｄｏＩＯＤｄＥＭｉＨｉｎｉｉＤＳＳＳ露遍ｉ［［咨吗Ｉ詔Ｉｉ證１Ｉ１。２４１黑圍＾圏Ｉ圖園＆巧ＷＮｉｉｌｌｉｉｉｈ’。＾ｉＨｆｉ。２。１ＩＩＩ１Ｉｗ遷—．＂月Ｒｍ量ｉ服ｉｌＰ園ｉ．ｉｉｒｌｆ闇ｙ＂＂，对圍【，，柏化中３巧圍站日｜＾＾，：巧妨３０氏巧陆脚励ｔｇＴｇｒｓＴ＾識Ｊ。叫ｔｓｓｓａｓａ＾Ｉ！ＩＩ□ｎ闕祠円向円网口円回Ｉ，。２４圍ａｄ藝圓ｒ議動；旧ｙ＝圓１圓欄匿间議ＢＳ８９１０１１６１１２，２３４７｜，．！，Ｉ，．：Ｉ图４．１６端点配置模式Ｆｉｇ４．１６Ｃｏｎｆｉｇｕｒａｔｉｏｎｍｏｄｅｏｆｅｎｄｐｏｉｎｔｓ４．ｔ２同步ＳｌａｖｅＦＩＦＯ的读写操作当ＦＰＧＡ对ＣＹ７Ｃ６８０１３Ａ进行写数据时，其状态跳转如图４．１７所示。系统初，。始化时，状态机处于空闲状态，当写事件发生时跳转到状态１在妖态１下，使門Ｆ０ＡＤＲ［１：０］指向ＩＮ門Ｆ０并进入状态２。如果門Ｆ０满，在本状态等待，否则一进状态３。在状态３下，驱动数据到数据总线，使ＳＬＷＲ有效，持续个ＩＦＣＬＫ周期并跳转至状态４。如果需要传输更多的数据则转至状态２，否则进空闲状态。状态４４１７图．同步Ｓｌａｖｅ門Ｆ０写状态转移图Ｆ４１７ｎｉｉｉｒｗｒｉｉｎｉｇ．Ｓｔａｔｅ杠ａｓｔｏｎｄａｇａｍｏｆｔｇ当ＦＰＧＡ对ＣＹ７Ｃ６８０１３Ａ进行读数据时，其状态跳转如图４．１８所示。系统初，１下，始化时，状态机处于空闲状态跳转到状态１当读事件发生时使。在状态ＦＩＦ０Ａ抓１：００ＵＴＦＩＦ０并进入状态２。此时化０Ｅ有效，在ＦＩＦＯ为空时停［］指向，留在该状态，否则进状态３。在状态３下，读取数据线上的数据化ＲＤ有效，持３８ 第四章ＦＰＧＡ内部逻辑设计一续个ＩＦＣＬＫ周期，門Ｆ０读指针递増并跳转至状态４。如果需要传输更多的数２据则转至状态，否则进空闲状态。、状态Ｉ状态４图４．１８同步Ｓｌａｖｅ門ＦＯ读状态转移图Ｆｉ４．１８ＳｔａｔｅｔｒａｎｓｉｔｉｏｎｄｉａｒａｍｏｆｒｅａｄｉｎｇｇｇＲＤＬＯＥ２ＦＯ在初始状态，信号化、Ｓ和ＳＬＷＲ均为高电平，当数据传输点排的門—为满，同时将信号化赃和化肥拉低。此后，ＦＰＧＡ直读取邸２中的門Ｆ０的数ＦＬＡＧＡＦＡＤＤＲ２据，输出为低电平。此时，状态机将，，直到读空即调整到状态ＥＰ６Ａ抑一等待的空标志信号化。旦ＦＬＡＧＤ拉高，将信号ＳＬＷＲ拉低，将刚刚读取的数据写入ＥＰ６，直到写满。读写控制模块的仿真分别如图４．１９和４．２０所示。’Ｖ—：？．：＇．．’倒Ｉ的ＳｍＷＳｍｒｎＷＳｉｍＳＭｍｍＳｍＳＳｍｍＳｍ■－■巧／公巧直：１＞；ＭＳＢ圍一．．ｈｈｉＨＨＳＩｈＢ■■■■■■■■■Ｉ图４．１９ＳｌａｖｅＦＩＦＯ写控制模块时序仿真波形巧这４．１９ＴｉｍｉｎｇｓｉｍｕｌａｔｉｏｎｗａｖｅｆｏｒｍｏｆＳｌａｖｅＦＩＦＯｗｒｉｔｉｎｇＪｔＪＪＪ！：，＿＿．，—ＳＢＢ＾ＳＳＳ—Ｂ＾＾＾＾＾ＢＳＳＳＳＳＳＳＳＳ９ＳＳＲＳＳＳ！＾Ｓ＾ＳＩＳ＾＾ＳＳ５ＥＢｈｈｈｈｈｈｈｈｉ图４．２０Ｓｌａｖｅ門ＦＯ读控制模块时序仿真波形Ｆｉ４．２０ＴｉｍｉｎｓｉｍｕｌａｔｉｏｎｗａｖｅｆｏｒｍｏｆＳｌａｖｅＦＩＦＯｒｅａｄｉｎｇｇｇ３９ 合肥工业大学硕±学位论文４．６图像预处理模块系统在图像的采集过程中会引入各种噪声，，使得图像质量变差降低系统的。可靠性，因此必须对图像进行预处理，滤除噪声由于图像处理的数据量较大，如果采用软件实现会比较慢，不能满足系统实时性的要求，本系统利用ＦＰＧＡ硬一件来实现图像的滤波和边缘提取。中值滤波作为种常用的图像预处理方法，能。，够有效去除噪声，平滑图像与其他滤波方法相比中值滤波在去除噪声的同时ＵＷ不模糊图像的边缘，从而可Ｗ较好地保持图像的质量。４．６．１图像巧波方法介绍噪声在频域通常对应高频部分，，图像滤波能够减弱或消除图像中的高频部分实现对噪声的滤除。在空域噪声的消除通常有线性滤波和非线性滤波。常见的线性滤波器有高斯滤波器和均值滤波器，中值滤波器则是典型的非线性滤波器。实际的很多平滑滤波算法均是基于模板的卷积进行的，下面就对这Ｈ种常用滤波方法进行简单介绍。１．均值滤波均值滤波是将待求像素点及其邻域内像素点的灰度值取平均来去除突变的，从而实现对噪声的滤掉：像素点，其数学表达式为ｘ＝ｇ（，ｙ）／０，０＼之＾ｓｚ＜Ｎｔｘ，，ｙｉ）（）其中，Ｎ（Ｘ，）代表ｆ（Ｘ，ｙ）中（Ｘ，ｙ）处ｎｘｎ的邻域，对应模板所覆盖ｙ的范围，常用的３Ｘ３和５Ｘ５的模板为：＇■１１１１１１１１１１１１１１［－１丄１１１１１１１９２５１１１１１１１１」１１１１１－２．高斯滤波一些良好的持性高斯函数具备，依据高斯分布设计出来的滤波器即为高斯滤二一ｘ，、量化，并对其归化处理３３波器其模板对维连续高斯分布经采样，常用的ｘ和５５的模板为：－１４７４１１２１４１６２６１６４「］—２４２丄２６４７：１２６７１６２７３１２１４１６２６１６４Ｊ４７４１＿４０ 第四章ＦＰＧＡ内部逻辑设计３．中值滤波一种基于排序的滤波方法中值滤波是非线性滤波中，它是依靠模板排序来实－现的，用于图像的２Ｄ中值滤波的输出如下式：二３乃曾恕皆片，巧式中，ｍｅｄｉａｎ表示所取的中值，即对模板内的所有像素点灰度值进行排序，处在中间位置像素点的值即为中值，。在邻域内像素点灰度值相差比较大的情况下将其值替换与周围像素值接近，消除单独孤的噪声像素，这样就起到了中值滤波的作用。４．６．２中值摊波算法分析传统的中值滤波算法需要对模板中的所有像素点的灰度值进行排序，Ｗ序列的中间值作为模板的中值。Ｗ３ｘ３模板为例，对其进行完整的排序运算需要进行３６一，５１２ｘ５１２的灰度图像进行处理次叱较运算对幅，需要处理的像素点数为２６２１４４，总共需要９４３７１８４次比较运算，，可见运算量相当大所耗费的时间也是相当长的。０一，文献叫是出种新的选取中值的方法对此，这种方法不需要对窗内所有的像素点作完整的排序，同样能够选出中值，称之为快速中值滤波算法。快速中值滤波算法的实现过程如图４．２１所示。与传统中值滤波算法相比，快速中值滤波算法去除了冗余运算，使得运算量大大减少，缩短了单个像素点的运算时间。快速中值滤波算法的具体步骤如下；首先分别对窗内Ｈ列值按从大到小的顺序进行’’’’列排序，ＮＮ，Ｎ得到；再对的Ｈ巧按从大到小的顺序进行行排序得到；取出’’Ｎ副对角线上的中间值即为整个窗的中值。７６２２６７１３７对角线中值—￣——Ｉ＼＼Ｖ８１３列排序）１３８行排序＾２３８＞Ｕ７—＾４９５４５９４６９图４．２１快速中值算法实现过涯Ｆ４２ｉ．１ＩｍｌｅｍｅｎｔａｔｉｏｎｒｏｃｅｄｕｒｅｏｆＦａｓｔｍｅｄｉａｎａｌｏｒｉｔｈｍｇｐｐｇ４．６．３中值滤波算法的ＦＰＧＡ实现利用ＦＰＧＡ实现中值滤波可＾＾Ａ分为两步：同时获取待处理点周围邻域的八个Ｘ３点及其本身在内的九个像素点的灰度值，形３待计算模板成；对上步获得的４１ 合肥工业大学硕±学位论文９点像素值进行排序，，选出上述九个灰度值的中间值并输出输出结果即为待滤波的像素点进行中值滤波处理后的结果。对选取窗内像素点的灰度值的中值，待处理的图像数据数据流的方式一一输出，即个时钟周期传输个或几个像素数据，经过几个时钟周期才能将待处一一理数据全部输出也可在。在；个时钟周期内同时输出待处理数据个时钟周期内，同时获取待处理像素点及其邻域８个像素点的值是关键问题３ｘ３模板生。成过程如图４．２３所示，由两个缓存器ＦＩＦＯ和Ｈ组寄存器组成，对图像数据流分别进行行延迟和列延迟即可完成。待读取的９个像素点分别在相邻的Ｈ行，缓存器ＦＩＦ０１和ＦＩＦ０２分别存储前两行的数据，等数据输入第Ｈ行数据时，再同时从Ｆ一ＩＦ０１、ＦＩＦ０２及第Ｈ行读取数据，这过程就完成了数据的行延迟。然后，分别对Ｓ行数据进行Ｈ级寄存，列延迟之后即可将寄存器内的数据同时输出。ｄａｔａ…－Ｄ触ＩＩ；ＤｔＤＭ￣＂Ｉ＞？１ＩＩ发器发器发器Ｉ＊＊＊Ｉｒ，Ｉ＾￣￣￣￣＾ＦＩＦ０１Ｄ触Ｄ触Ｄ触￣￣＾＾＾发器发器发器ＦＩＦ０２Ｉ＾Ｄ触Ｄ触Ｄ触＊￣＾＾发器发器发器Ｉ？＊？图４．２２３Ｘ３模板的生成结拘图Ｆ４２２Ｄａｒａｍｍｌａｅｅｎｅｒａｎｉｇ．ｉｇｏｆ化ｐｔｇｔｉｇ在ＭｏｄｅｌｓｉｍＳＥ软件中对上述模块进斤了仿真，其结果如图４．２４所示。可レ看出，该方法可ッ准确获取待处理像素点及其周围邻域的八个像素点，并形成待计算模板。＂■＂■ｗｉＭｒｏ阳＂■＂师＂■■■■曲■＂脚＂皿ｈｌｉｈｉｒｉｌｗｉｉ■田■＂抽｜１；脚固巧励３Ｈ画圆，３．（邸３圆励证泌１圓圆圆励邸ａ励圆脚四晒励固四晒励晒脚劲！５？ｇ剧励圆励圓励励晒圓画麻而圆固厕画墜腳晒酬丽？二苯小？－曲陋护取巧阻励纽励翻厕强励四励励圆励四觸＾励励励励Ｉ励ｇ—团晒剧圆迎巧团巧５１圓＇：；Ｆ顺ａ圓证励圓圓圈ａ逊励麵画圓圆而抽四圓若，■ｌ細ｉａ‘寺娜ｊｉ騎圓励回Ｉ励圆圃圓圓睡励励剧圓邸哪砸咖强啞（ＭＷ固細塑漏３■抽誦麵疆疆捕疆通涵歷抽面疆喔涵抽窗麵誦疆捕爾Ｒ疆疆湿疆塑祖涵：拥巧＿＿Ｉ————图４．２３模板生成模块仿真波形巧爸２．２３Ｓｉｍｕｌａｔｉｏｎｗａｖｅｆｂｒｍ〇ｎｅｍｐｌａｔｅｇｅｎｅｒａｔｉｎｇ４２ 第四章ＦＰＧＡ内部還辑设计快速中值滤波算法模块由７个三点比较器模块组成，该比较器对Ｈ个输入数一据排序后分别输出最大值、中值和最小值，它是整个算法实现的基础。第级的３个比较器Ａ１、Ａ２、Ａ３完成对窗中Ｈ列像素值进行列排序，第二级的３个比较器Ｂ１、Ｂ２、Ｂ３完成对列排序后的像素值进行行排序，第Ｓ级的１个比较器Ｃ完成对副对角线上的３个值取其中值并输出。该模块可用纯组合還辑来实现，也可レッ在各级比较器之间加入寄存器。爱存中间数据。中值滤波算法流程图如图４．２５所示。￣￣＾ｌｌＰＩＩ——？Ａ１Ｂ１＾￣￣＾＾＾ｐ３２＾？Ａ３＼Ｂ３■＿．．图４．２４中值滤波算法流程图Ｆ４．２４Ｆｏｗｃｈａｏｆｍｅｄｉａｎｆｉｌｅｒｉｎａｌｏｒｍｉｇｌｔｔｇｉｓｇ在ＭｏｄｅｌｓｉｍＳＥ软件中对上述模板生成进斤仿真，其结果如图４．２６所示。＾１＾＾可＾，？看出，该方法可准确获取待处理像素点及其周围邻域的八个像素点并形成待计算模板。、’ｌｉｔｏ識誦麵画議誦麵瞧画曲曲ＩＩＩ山瞧瞧画＂Ｉ曲麵曲加遞画麵刪麵誦化Ｉ＂．＞ＳＢｉｉｉｉＨｉｎｍｍｎｉＨｍＭｎｍｉｍｎｍ团团ａＨｉＫａＢａｍｆａｍｉｇｓｎ片＂——Ｉ—ＢＳＢＫＢｇｊｊｇＭｉ■—■ＩＢ？一—；‘？ｒｉＢＥＳＢＢＢ—ＳｒｉＢｕｋａａｌｉ—ｉＭＩ图４．巧中值滤波模块仿真波形巧咨４．２５ＷａｖｅｓｉｍｕｌａｔｉｏｎｏｆＭｅｄｉａｍｆｉｌｔｅｒｉｎｇｍｏｄ山ｅ４３ 合肥工业大学硕击学位论文接着用Ｖｅｒｉｌｏｇ册Ｌ语言实现了该算法并在Ｍｏｄｅｌｓｉｍ沈上进行了功能仿真，大致步骤为：一＊１．用Ｍａｔｌ油读取幅图片（１４４１４２的灰度图片），对图片加椒盐噪声一２．将加了噪声后图片数据转换为维数据，并将其输出为ｔｘｔ格式３．将上面得到ｔｘｔ数据拷贝到Ｍｏｄｅｌｓｉｍ的仿真目录下，作为仿真的源数据４．用Ｍｏｄｅｌｓｉｍ对数据进行仿真，并输出仿真后的数据，将其保存在仿真目录下５．用Ｍａｔｌ油读取仿真后的数据，并将其显示出来仿真滤波效果如图４．２６所示，通过比较发现，通过ＦＰＧＡ完成中值滤波取得了比较好的效果。（ａ）原图加噪声后化）硬件处理后（ｃ）Ｍａｔｌａｂ处理后图４．２６中值滤波处理效果对比图Ｆｉｇ斗．２６Ｃｏｍｐａｒｉｓｏｎｄｉａｇｒａｍｓｏｆｍｉｄｄｌｅｆｉｂｅｒｐｒｏｃｅｓｓｉｎｇｅｆｏｒｔ４．６．４Ｓｏｂｅｌ边缘检测介绍边缘是指图像局部强度变化最显著的部分，主要存在于目标与目标、目标与背景、区域与区域（包括不同色彩）之间，是图像分割、纹理特征和形状特征等图像分析的重要基础。Ｓｏｂｅｌ边缘算子为：■－１－２－１１－１０ｒ「０００－２０２－１２２１０１」［分别利用送两个核对所有的像素点做卷积操作，它们在水平和垂直方向的响应最大，取运算结果中较大值，这样就可Ｗ实现对整幅图像边缘的提取。在空域Ｓｏｂｅｌ算子容易实现，可较好地提取图像的边缘，抗噪声干扰效果较好。如果一。想进步抑制噪声，可扩大邻域范围，但如此也会增加计算量４４ 第四章ＦＰＧＡ内部還辑设计４．．６５Ｓｏｂｅｌ选缘检测的昨ＧＡ实现利用昨ＧＡ实现Ｓｏｂｅｌ可分为Ｈ个步骤：首先构造３Ｘ３模板，该功能的实一二现在上小节已经介绍过，、垂直两个方向的梯；第步进行卷积计算得到水平，将其与口限值进行比较度值，即可确定改点的灰；最后计算两个数据的均方根度值Ｓｏｂｅｌ边缘．２７。检测算法框图如图４所示。水平梯度Ａｈ，，胃像输，，＿單像输电＾＿？梯度结合＿？ｎ限理－》！］！Ｉ＾．——■ｔ？垂直梯度＿ＩＩ口限ＴＩ图４．２７Ｓ化ｅｌ边缘检测算法框图Ｆｉ４．２７ＦｗｆＳｏｂｅｉｅｄｅｄｅｔｅｃｔｉｏ打ｌｒｉｈｍｇｌｏｏｇａｇｏｔＭ从上文可レッ看出，卷积运算包含大量的加法和乘法运算。文献采用分立的Ｄ触发器和加法器Ｗ及乘法器来实现卷积运算，它的结构复杂，从硬件实现的角度来看，运算量较大。本设计将卷积运算用乘加器模块和可编程多路并行加法器模块来实现，让设计更加简化，其实现原理如图４．２８所示。Ｐ９Ｐ８Ｐ７—Ｐａｒａｌｌｅｒｄｄ？ＡｅｒＰ６Ｐ５Ｐ４Ｉ—？—：王＇ｇＩＰａｒａｒ？ｌｌｅＡｄｄｅｒＰ３Ｐ２ＰＩｒＰａｒａＡｌｌｅｄｄｅｒ？图４．２８Ｓｏｂｅｌ边缘检测算法流程图４ｌｄｉ巧这．２８ＨｏｗｃｈａｔｏｆＳｏｂｅｅｄｇｅｅｔｅｃｔｏｎａｌｇｏｉｉｔｈｍ４５ 合肥工业大学硕±学位论文可编程乘加器的可Ｗ输入多组数据，各组数据相乘后相加或相减作为结果输出，还。乘加器可Ｗ定义乘法器个数、流水线控制时钟Ｗ及输入／输出数据格式可＾式实现输入数据内部移位功能。多路并行加法器化ｒａｌｌｅｒＡｄｄｅｒ可定义累加数据个数、输入数据位宽レ义及累加输入数据类型，模块最终自动生成适当位宽＂５１的数掘输出。边缘提取效果如图４．２９所示，通过比较发现，通过ＦＰＧＡ完成边缘提取取得了比较好的效果。麵國國（ａ）待处理图（ｂ）硬件处理后（ｃ）Ｍａｔｌａｂ处理后图４．２９边缘提取效果对比图Ｆｉ４．２９Ｃｏｍａｒｉｓｏｎｉｆｅｄｉｆｆｇｐｄａｇｒａｍｓｏｇｅｅｘｔｒａｃｔｏｎｅｏｒｔ４．７本章小结ＧＡ本章对件主要的几个接口进行了设计，充分利用Ａｌｔｅａ公司所提供ＩＰ核Ｗ及ＶｅｒｉｌｏＨＤＬ语言，完成本系统遇辑控制模块的编写，包括其内部的时ｇ钟模块、驱动模块、ＳＤＲＡＭ读写控制模块、ＦＩＦＯＷ及ＵＳＢ２．０数据传输模块的设计并给出仿真波形验证单个模块的正确性，最后分析了图像的滤波算法和边缘提取算法，并给出了中值滤波算法的硬件实现。４６ 第五章系统测试与调试第五章系统测试与调试系统各部分软硬件设计完成之后，首先需要对系统分别做硬件测试和软件测试，再对整个系统进行联合调试。系统测试和调试的主要目标是验证系统可Ｗ在规定的指标下完成图像的采集、存储、传输及预处理。５１．系统测试在对硬件电路进行测试时，需要检查器件管脚的焊接，是否存在虚焊，、漏焊器件信号的输出是否正常，：检查各个模块电源电压，需要用到的工具包括数字刀用表、数字示波器、遥辑分析仪、ＰＣ机等。系统ＣＣＤ信号采集板的实物图如图５．１所示，Ａ、Ｂ分别为实物的正反面。图Ａ中表示１：ＡＤ９９４５，标示２：ＣＹ７Ｃ６８０１３Ａ，标示３；插接件，图Ｂ中标示４：ＴＣＤ１２０弧，标示５：ＵＳＢ和４８日接口，用于与ＰＣ机的通信。由于系统前端信号采集部分同时存在数字地和模拟地，在硬件设计中应将两者隔离开，送样可减少地平面噪声的辆合，从而提高电路的抗干扰性能。麵刹图日．１ＣＣＤ信号采集板实物图Ｆｉ５ｉｌｇ．１Ｉｍａｇｅｏｆｓｇｎａａｃｑｕｉｓｉｔｉｏｎｂｏａｒｄ系统上电后，ＱｕａｒｔｕｓＩＩ软件通过ＪＴＡＧ口将ＣＣＤ驱动信号程序下载到ＦＰＧＡ日．２器件中，用示波器观察各驱动脉冲信号，所示。。驱动程序下载成功后如图与ＣＣＤ芯片数据手册中提供的时序驱动脉冲相比较，基本符合要求。在调试过程中，为防止ＣＣＤ芯片的损坏，应先用数字万用表测出ＣＣＤ芯片电源管脚的电压值，再测出各输入引脚的电压值，观察是否在正常范围内，确认无误后再关掉电源插上〔佛。另外，需要注意的是防静电。ＣＣＤ容易因静电而损坏，所在调试过程中需戴静电手套。４７ 合肥工业大学硕±学位论文＋＋３接通电源后，１２Ｖ，．３Ｖ，用数字万用表测量各个模块的电压，结果表明巧Ｖ电源电压值正确，各地信号均连通。用数字示波器测试ＣＣＤ驱动信号和关键引脚。信号，结果表明所测试的信号均符合要求在上测试都通巧之后，把整个程序通过ＪＴＡＧ方式下载到ＦＰＧＡ中，之后观察ＰＣ机能否正确接受图像数据。被测试５条纹图案如图．２所示。图５．２被测试条纹图案Ｆｉ５．２Ｐａｔｅｒｎｏｆｅｓｒｅｓｕｎｄｅｒｔｅｓｇ化ｔｉｐ化ｄ…：崎她麵！ｆ圍滞黃眼靜Ｉｆ’，＇圍呈ｊ琴．停备Ｉｕｍｍ：图５．３ＣＣＤ输出信号波形Ｆ５．３ＷａｅｆＣＤｏｕｔｕｎａｉｇｖｏｒｍｏｆＣｐｔｓｉｇｌ线阵ＣＣＤ的图像信号的输出波形如图５．３所示。在系统的调试过程中，时钟信号的测试尤为关键。在本系统中，ＦＰＧＡ的外部时钟为４０ＭＨｚ，线阵Ｃ抑的时钟频率为４ＭＨｚ，而ＳＤＲＡＭ的工作频率为ｌＯＯＭＨｚ，这些不同频率的时钟，本设计通４８ 第五章系统测试与调试过昨ＧＡ内部自带锁相环ＰＬＬ产生。利用嵌入式逻辑分析仪ＳｉｇｎａｌＴａｐＩＩ获取图一。像的数字信号，并做进步的分析、调试使用这种方法能克服传统硬件测试的，５４，．所示缺点既增强了实时性又具有可观性。系统整体测试图如图。－口輸桐ｌｎＴ词隊織；｜｜图５．４系统整体测试图Ｆｉ５ｍｇ．４Ｔｅｓｔｃｈａｒｔｏｆｗｈｏｌｅｓｙｓ化５．２ＣＣＤＰ異声分析与处理就ＣＣＤ器件本身的特性而言，噪声主要是在信号电荷的转移和存胆过程中产＂６１生的一，同时信号在输入输出过程在定程度上也会引入噪声。下面就ＣＣＤ几种典型的噪声进行分析，并对不同的噪声分别给出消除或减小的办法。１）散粒噪声ＣＣＤ器件主要是对光进行转换，当光生电子产生时，由电子的离散性质引起光子散粒噪声，；当暗电流电子出现时同样由电子的离散性引起的暗流散粒噪声。散粒噪声与被ＣＣＤ转换的光子数成泊松分布：■＝〇ｙｆＳＳ表示入射进ＣＣＤ的信号，ａ表示散粒噪声。两者在ＣＣＤ中都电子数的形式＂ｎ表现。转移啜声受器件的质量和工作环境影响较大，可在光线较好的环境中使用来降低这类噪声，但不能完全消除。４９ 合肥工业大学硕±学位论文２）复位噪声复位噪声是因为开关介入电容带来的电压，，当开关切换后出现的噪声也是口采样电路必然发生的噪声。在信号电荷检测之前，必须复位电源电压等，复位后恢复基准的电源电压就会加上ＫＴＣ噪声。＂＾复位噪声可１＾通过双相关采样（ＣＤＳ）加（＾消除，在ＣＣＤ的像元信号输出过程中，分别对复位脉冲和像元输出脉冲采样，将两次采样的信号做减法。３）转移噪声一一如果ＣＣＤ器件中前电荷包的电荷未完全转移仍有残留部分电荷仍在势讲。、中，这些电荷包噪声干扰即为转移噪声转移损失体态俘歎和界面太俘获是引？起转移噪声的根本原因。另外，温度对转移噪声影响较为明显。降低运行温度可Ｗ使体俘获噪声明显呈指数减小，因此可Ｗ通过降低工作环境的温度来减小噪声。４）读出噪声在读出和放大信号过程中引入的噪声称作读出噪声，它主要来源于闪烁噪声ｆｗ和白噪声。白噪声是复位操作中输出放大器的沟道电阻所引起的热噪声，它是与频率有关的噪声，用电压的大小来衡量。闪烁噪声又称为１／ｆ噪声，与频率成反比。频率越高或像素输出速度越高，Ｗ噪声越低。５．３结论本系统线阵ＣＣＤ的采样频率为４ＭＨｚ，ＣＣＤ驱动信号稳定性良好，输出的图像信号符合要求。ＡＤ９９４５芯片的驱动和配置均正确，系统的前端采集达到系统预定要求。系统ＵＳＢ和４８日通信功能正常，能完成图像数据的传输和配置参数的传输。经测试，图像信号能进行实时的存储和处理，各项功能基本满足设计要求。５０ 第六章总结与展望第六章总结与展望６．１总结本文对应用于工业现场的线阵ＣＣＤ相机系统进行了设计与研究，详细阐述了系统硬件电路的设计方法与ＦＰＧＡ内部各个模块的硬件实现方法。通过上述的设计，系统最终实现了图像的采集、实时缓存和预处理Ｗ及实时传输的过程。本课题主要完成１：１＾下工作内容１．底板硬件电路的设计，包括图像采集、处理电路，ＲＳ４８５和ＵＳＢ通信电路，电源模块电路，与核也板板的无缝接口设计Ｗ及Ｐ甜设计。其中ＰＣＢ的设计尤为重要，包括信号完整性和电源的分配。２．使用ＶｅｄｌｏｇＨＤＬ语言实现了对ＦＰＧＡ外围器件（如卻ＲＡＭ、呢Ｂ和４８５接口孩片等）的控制，并对各个模块做了优化改进。另外，利用流水线技术、兵马操作等对在评ＧＡ内部各模块的接日进行了改进。３．驱动电路的设计，包括线阵ＣＯ）和图像处理芯片的驱动设计，利用硬件描述语言实现ＣＯ）图像传感器和图像信号处理器的工作，并保持两者同步。一４．研究系列图像处理算法，包括图像的増强、图像边缘检测和提取、图像的变换、图像的压缩等图像处理算法，并在ＭＡＴＬＡＢ、化ｅｎＣＶ软件开发平台对一些图像处理算法进行验证和改进。５．重点研巧两种图像处理方法：图像滤波和边缘检测。比较中值滤波算法的实现，对滤波窗口进行改进并将改进后的算法在ＦＰＧＡ硬件上予Ｗ实现比较；一个折中选择Ａ几种边缘检测算法，并在效果和实现复杂度之间作出，将其在ＦＰＧ硬件上予Ｗ实现。６．２展望线阵ＣＣＤ相机系统广泛应用于工业现场环境，具有广阔的市场空间。本系统基本实现了线阵Ｃ姐相机系统的图像采集、存储、传输及预处理功能。随着研究一一与调试的深入，本设计还有些需要改进及进步研究的方面：１．未能充分使用线阵ＣＣＤ和ＡＤ９９４５器件的功能，ＴＣＤ１２０９Ｄ的最高工作频率可达２０ＭＨｚ，而本设计中ＣＣＤ的采样频率为４ＭＨｚ；ＡＤ９９４５的黑电平错位与ＶＧＡ増益调整功能也未用到。２．系统ＰＣＢ的设计有待完善，由于电路模拟器件较多，彼此间的布局较为紧凑，导致电路板局部发热，工作时间稍长可能会影响系统的稳定性。３．系统图像数据的传输速度的提高。ＵＳＢ２．０协议的最高传输速度达４８０ＭＢｉｔｓ／，而本设计的数据传输速度仅为３２ＭＢｉｔ／ｓ。根据相关文献，在大多５１ 合肥工业大学硕±学位论文数情况下，能达到８０ＭＢｉｔ／ｓ的速度己经很佳了。可采用ＵＳＢ３．０芯片进行数据传输，突破ＵＳＢ２．０的速度限制。４．本系统只是实现了图像的滤波与增强功能，针对今后工业检测要求的提高，还需在系统中加入更加复杂的图像处理算法，如图像校正和图像压缩等。，由于自身水平及时间等方面的限制最后，系统设计中还有许多不足之处，也有可能存在错误。５２ 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